JPH0832588A - 多重化回路 - Google Patents

Abstract

(57)【要約】 【目的】 多重化回路全体のメモリ容量を少なくする。 【構成】 ｎ個の入力系列からの入力信号を長さがｍの
情報収容単位毎に多重して出力する多重化回路に関す
る。各入力系列からの入力信号を格納するｎ個のデータ
メモリ１３１〜１３４を設け、ｋ（ｋは１〜ｎ）番目の
データメモリは（１＋ｋ／ｎ）×ｍの容量を有するよう
にした。また、対応するデータメモリの容量分の書込み
アドレス信号を常時発生するｎ個の書込みアドレス発生
手段１４２〜１４５と、対応するデータメモリの容量分
の読出しアドレス信号を書込みアドレス信号のｎ倍の速
度で発生する、しかも、その発生期間が情報収容単位の
１周期をｎ等分したうちの自己に定まっている期間であ
るｎ個の読出しアドレス発生手段１１４〜１１７、１３
９〜１４１とを備える。さらに、各データメモリから読
み出された信号を読出し動作に同期して選択する選択手
段１３０、１４０を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ信号の多重化回路
に関し、例えば、非同期転送モード網（以下、ＡＴＭ網
と呼ぶ）における情報収容単位（以下、セルと呼ぶ）の
多重化回路に適用して好適なものである。

【０００２】

【従来の技術】従来、セルの多重化回路として図２に示
すものがあり、図３のタイムチャートに示すように動作
する。

【０００３】なお、図２及び図３は、伝送容量がそれぞ
れ１５０Ｍｂ／ｓである４本の伝送路ＨＷ１〜ＨＷ４か
らのセルを、６００Ｍｂ／ｓの容量の伝送路ＨＷ０に多
重する場合を示しており、また、１セルが１６バイトで
構成されている場合を示している。

【０００４】各伝送路ＨＷ１、…、ＨＷ４からのデータ
はそれぞれ、入力信号２００〜２０３として対応するデ
ータメモリ２２１〜２２４に与えられて一旦格納された
後、これらデータメモリ２２１〜２２４から高速に読み
出されてセレクタ回路２２７に入力され、このセレクタ
回路２２７によって選択され、多重化されたセルに変換
されて出力伝送路ＨＷ０に送出される。

【０００５】各データメモリ２２１、…、２２４はそれ
ぞれ、独立にアクセスできる２ポートを有するメモリで
あり、メモリ容量は２セル分（３２バイト）のメモリ量
である。

【０００６】これらデータメモリ２２１〜２２４には、
３２進で動作する共通の書込みアドレスカウンタ２２０
から書込みアドレス信号２０４が与えられ、各データメ
モリ２２１、…、２２４は、図３に示すように、この書
込みアドレス信号２０４が指示するエリアに入力信号２
００、…、２０３を書込み。

【０００７】一方、読出し側には、読出しアドレスカウ
ンタ２２５及びセレクタ回路２２７に加えて、１セル
（１６バイト）の長さを数えるカウンタ２２８と、入力
伝送路ＨＷ１〜ＨＷ４の切替えを指示する値を作成する
カウンタ２２６とが組み合わせられて設けられている。
読出しアドレスカウンタ２２５及びカウンタ２２８は、
書込みアドレスカウンタ２２０より４倍速いクロック信
号で動作するようになされている。例えば、１セル（１
６バイト）の長さを数えるカウンタ２２８のキャリー信
号が入力伝送路ＨＷ１〜ＨＷ４の切替えを指示する値を
作成するカウンタ２２６にクロック信号として入力され
る。カウンタ２２６は、例えば８進カウンタ（３ビット
カウンタ）でなり下位２ビットがセレクタ回路２２７に
切り替え指令として与えられ、カウンタ２２６の最上位
ビット及びカウンタ２２８の４ビットの計５ビットが、
カウンタ２２６の値が変化する毎に読出しアドレスカウ
ンタ２２５にプリセットされる。

【０００８】すなわち、図３に示すように、読出しアド
レスカウンタ２２５からの読出しアドレス信号２０９
は、書込みアドレス信号２０４が「０」〜「１５」で変
化している間に「１６」〜「３１」を４巡させ、書込み
アドレス信号２０４が「１６」〜「３１」で変化してい
る間に「０」〜「１５」を４巡させる。

【０００９】なお、図３においては、データメモリ２２
１〜２２４に対する入力信号２００〜２０３や出力信号
２０５〜２０８の各バイトをそのアドレスによって特定
している。言い換えると、図３は、書込みアドレス信号
２０４及び読出しアドレス信号２０９を表しているとい
うこともできる。この点は、後述する図４においても同
様である。

【００１０】これにより、各データメモリ２２１、…、
２２４からは同時に同一信号が４回ずつ読み出される
が、セレクタ回路２２７が、カウンタ２２６のカウント
値に基づいて、いずれか一つのデータメモリ２２１、
…、２２４からの信号を順次選択し、セレクタ回路２２
７から出力伝送路ＨＷ０に送出された信号は、図３に示
すように、各入力伝送路ＨＷ１、…、ＨＷ４からのデー
タを多重したものとなっている。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
多重化回路においては、多重するためには１入力伝送路
当り２セル分の容量のデータメモリが必要となってい
た。上記の説明では、１セル当り１６バイトとしている
のでそのメモリ容量はたかだか２５６ビットであるが、
実際上、１セルは５３バイト程度であり、この場合１個
のバッファメモリの必要容量は８４８ビットにまで増え
てしまう。しかも、バッファメモリは多重度分だけ必要
であるので、多重化回路全体の必要メモリ容量はかなり
多い。

【００１２】他の回路同様、多重化回路においても、小
形化や占有面積等からメモリ容量は少なければ少ないほ
ど良く、そのため、必要メモリ容量が少ない多重化回路
が求められている。

【００１３】

【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、ｎ個の入力系列からの入力信号
を長さがｍの情報収容単位毎に多重して出力する多重化
回路において、以下の手段を有するようにした。

【００１４】すなわち、(1) 各入力系列からの入力信号
を格納する各入力系列に対応したｎ個のデータメモリで
あって、ｋ（ｋは１〜ｎ）番目のデータメモリは（１＋
ｋ／ｎ）×ｍの容量を有するｎ個の２ポート構成のデー
タメモリと、(2) 各データメモリにそれぞれ対応して設
けられた、対応するデータメモリの容量分の書込みアド
レス信号を常時発生するｎ個の書込みアドレス発生手段
と、(3) 各データメモリにそれぞれ対応して設けられ
た、対応するデータメモリの容量分の読出しアドレス信
号を書込みアドレス信号のｎ倍の速度で発生すると共
に、その発生期間が情報収容単位の１周期をｎ等分した
うちの自己に定まっている１／ｎ周期期間であるｎ個の
読出しアドレス発生手段と、(4) 各データメモリから読
み出された信号を読出し動作に同期して選択する選択手
段とを有するようにした。

【００１５】ここで、ｋ番目のデータメモリの（１＋ｋ
／ｎ）×ｍで定まるメモリ容量が、そのアクセス単位量
（例えばバイト）の小数倍である場合には、メモリ容量
をその小数を切り上げた値にすることは好ましい。

【００１６】

【作用】本発明においても、基本的には、ｎ個の入力系
列からの入力信号を各入力系列に対応した２ポート構成
のデータメモリに書込み、次の情報収容単位（その長さ
ｍ）の入力信号が入力されている期間中において格納信
号を読出し、読み出された各系列の信号を選択手段によ
って選択することで多重信号を形成する。

【００１７】ここで、多重信号における各系列の信号期
間は定まっているので、その期間だけ各系列のデータメ
モリからデータを読み出せば良い。読出しが終了したデ
ータメモリのエリアはただちに書込みエリアにすること
ができる。

【００１８】このように考えていくと、全てのデータメ
モリが情報収容単位の２倍のメモリ容量を有する必要が
なく、これより少ないメモリ容量でも良いことを本件発
明者は見出だした。そこで、ｋ（ｋは１〜ｎ）番目のデ
ータメモリとして、そのメモリ容量が（１＋ｋ／ｎ）×
ｍのものを適用することとした。かかる容量の選定に応
じて、各データメモリにそれぞれ対応した書込みアドレ
ス発生手段が対応するデータメモリの容量分の書込みア
ドレス信号を常時発生するようにし、また、各データメ
モリにそれぞれ対応した読出しアドレス発生手段が、対
応するデータメモリの容量分の読出しアドレス信号を書
込みアドレス信号のｎ倍の速度で、しかも、情報収容単
位の１周期をｎ等分したうちの自己に定まっている１／
ｎ周期期間に発生するようにした。

【００１９】なお、情報収容単位の長さｍが多重度ｎの
整数倍でない場合には、（１＋ｋ／ｎ）×ｍが、データ
メモリのアクセス単位量（バイトやビット）の小数倍に
なることもあるが、この場合には、メモリ容量をその小
数を切り上げた値にすれば良い。

【００２０】

【実施例】以下、本発明による多重化回路の一実施例を
図面を参照しながら詳述する。ここで、図１がこの実施
例の多重化回路の構成を示すブロック図であり、図４が
その各部タイミングチャートである。

【００２１】この実施例も、４個の入力伝送路ＨＷ１〜
ＨＷ４からの信号（セル）を多重して出力伝送路ＨＷ０
に送出するものであり、入力側におけるセルが１６バイ
トのものである。また、入力及び出力を８ビット（１バ
イト）並列に処理する回路の例である。

【００２２】図１において、この多重化回路は、入力セ
ル信号１０１〜１０４をそれぞれ格納すると共にその格
納セル信号を読出して出力する４個のデータメモリ１３
１〜１３４と、対応するデータメモリ１３１〜１３４に
対する書込みアドレス信号を発生する書込みアドレスカ
ウンタ１４２〜１４５と、対応するデータメモリ１３１
〜１３４に対する読出しアドレス信号を発生する読出し
アドレスカウンタ１３５〜１３８と、４個のデータメモ
リ１３１〜１３４から読み出された出力セル信号１０６
〜１０９のいずれかを選択するセレクタ回路１３０と、
出力セル信号における同一入力伝送路からの信号周期を
バイト単位でカウントするカウンタ１３９と、セレクタ
回路１３０で選択される信号の入力伝送路を規定する情
報をカウンタ１３９の出力と共に形成するカウンタ１４
０と、カウンタ１４０からの出力に基づいて読出しアド
レスカウンタ１３５〜１３８がカウント動作し得る期間
情報（イネーブル信号）を形成するデコード回路１４１
とから構成されている。

【００２３】この実施例の場合、従来回路とは異なっ
て、各データメモリ１３１、…、１３４は異なるメモリ
容量を有している。すなわち、データメモリ１３１は２
０バイト、データメモリ１３２は２４バイト、データメ
モリ１３３は２８バイト、データメモリ１３４は３２バ
イトの容量を有する。

【００２４】書込みアドレスカウンタ１４２〜１４５や
読出しアドレスカウンタ１３５〜１３８のカウント値周
期は、対応するデータメモリ１３１〜１３４のメモリ容
量に応じて選定されている。

【００２５】すなわち、データメモリ１３１に係る書込
みアドレスカウンタ１４２及び読出しアドレスカウンタ
１３５としては２０進カウンタが適用され、データメモ
リ１３２に係る書込みアドレスカウンタ１４３及び読出
しアドレスカウンタ１３６としては２４進カウンタが適
用され、データメモリ１３３に係る書込みアドレスカウ
ンタ１４４及び読出しアドレスカウンタ１３７としては
２８進カウンタが適用され、データメモリ１３４に係る
書込みアドレスカウンタ１４５及び読出しアドレスカウ
ンタ１３８としては３２進カウンタが適用されている。

【００２６】読出しアドレスカウンタ１３５〜１３８の
カウントアップ用クロック信号の周波数は、書込みアド
レスカウンタ１４２〜１４５のカウントアップ用クロッ
ク信号の周波数の多重度倍、すなわち４倍に選定されて
いる。また、各読出しアドレスカウンタ１３５、…、１
３８には、後述するように、デコード回路１４１から１
／４セル期間だけカウント動作を許容することを表すイ
ネーブル信号１１４、…、１１７が与えられるようにな
されており、各イネーブル信号１１４、…、１１７の有
意期間は１／４セル期間ずつずれている。

【００２７】すなわち、この実施例においては、各デー
タメモリ１３１、…、１３４に対して、対応する入力伝
送路ＨＷ１、…、ＨＷ４からのセル信号１０１、…、１
０４を常時書込み、読出しは１セル期間に１回だけその
うちの１／４セル期間で行なうようになされている。

【００２８】ここで、データメモリ１３１のメモリ容量
を２０バイトとしたのは、読出しに係る直前セルの１６
バイトのデータを格納できると共に、その１６バイトの
データを読出している１／４セル期間中に入力された４
バイトのデータも読出しエリアとは無関係に格納させる
ためである。データメモリ１３２のメモリ容量を２４バ
イトとしたのは、データメモリ１３１の読出しの次に当
該データメモリ１３２からの読出しが実行されるため、
直前セルの１６バイトのデータを格納できると共に、デ
ータメモリ１３１及び１３２が読出中の１／２セル期間
中に入力された８バイトのデータも読出しエリアとは無
関係に格納させるためである。データメモリ１３３及び
１３４のメモリ容量をそれぞれ２８バイト及び３２バイ
トとしたのも、同様な理由による。

【００２９】すなわち、メモリ容量を最少化しても、上
述の観点から、各データメモリ１３１、…、１３４のメ
モリ容量はそれぞれ、２０バイト、２４バイト、２８バ
イト、３２バイト必要となる。

【００３０】カウンタ１３９は１６進カウンタでなり、
読出しアドレスカウンタ１３５〜１３８に与えられると
同一の高速クロック信号が入力されてカウント動作し、
上述のように、出力セル信号におけるある入力伝送路か
らの信号周期をバイト単位でカウントした値を出力す
る。言い換えると、カウンタ１３９は、多重後の１セル
（１／４セル期間）における何番目のバイトデータであ
るかを指示する値を出力する。

【００３１】カウンタ１４０は４進カウンタでなり、書
込みアドレスカウンタ１４２〜１４５に与えられると同
一の低速クロック信号が入力されてカウント動作し、又
は、カウンタ１３９のキャリー信号がクロック信号とし
て与えられてカウント動作し、上述のように、セレクタ
回路１３０で選択される信号の入力伝送路を規定する情
報を形成する。言い換えると、カウンタ１４０は、多重
後のセルとセルの区切りを示す値を出力する。

【００３２】セレクタ回路１３０は、カウンタ１４０か
らのカウント値（データ選択信号）１１８に基づいて、
データメモリ１３１〜１３４のうち読出し動作中のデー
タメモリからの読出し信号（所定の入力伝送路からの信
号）を選択してセル多重信号１０５として出力伝送路Ｈ
Ｗ０に送出する。

【００３３】デコード回路１４１は、カウンタ１４０か
らのカウント値（データ選択信号）１１８に基づいて、
そのカウント値が指示する入力伝送路に係るデータメモ
リに対する読出しアドレスカウンタにイネーブル信号を
出力する。

【００３４】以上のような各部で構成されている実施例
の多重化回路の動作を、図４のタイミングチャートを参
照しながら説明する。

【００３５】今、時点ｔ１において、全ての書込みアド
レスカウンタ１４２〜１４５からの書込みアドレス信号
が「０」であったとし、この時点ｔ１から新たなセルの
セル信号１０１、…、１０４が各入力伝送路ＨＷ１、
…、ＨＷ４から対応するデータメモリ１３１、…、１３
４に与えられたとする。

【００３６】まず、入力伝送路ＨＷ１に係るデータメモ
リ１３１に対するアクセス動作を説明する。

【００３７】時点ｔ１からの第１番目のセル（以下、セ
ル１と呼ぶ；以下のセルについても同様）のバイトデー
タは、書込みアドレスカウンタ１４２からの書込みアド
レス信号１２０に基づいて、データメモリ１３１のアド
レス「０」〜「１５」に順次格納される。

【００３８】次のセル２のバイトデータが入力され始め
る時点ｔ２から、読出しアドレスカウンタ１３５に与え
られるイネーブル信号１１４が有意となり、その後、１
／４セル期間ｔ２〜ｔ３は継続して有意であり、この有
意期間において高速クロック信号に基づいてカウントア
ップを行なう。そのため、読出しアドレスカウンタ１３
５からの読出しアドレス信号１１０は、この期間ｔ２〜
ｔ３で「０」〜「１５」で変化し、セル１の各バイトデ
ータ１０６がデータメモリ１３１から読み出され、セレ
クタ回路１３０で選択されて出力伝送路ＨＷ０に多重信
号１０５として送出される。このような読出し中にも書
込みが行なわれ、この際には、読出しアドレス「０」〜
「１５」とは異なる書込みアドレス「１６」〜「１９」
に対して行なわれる。読出しが時点ｔ３で終了した後に
もセル２のバイトデータが継続しており、これらバイト
データは、２０進の書込みアドレスカウンタ１４２から
の書込みアドレス信号１２０に基づいて、データメモリ
１３１のアドレス「０」〜「１１」に順次格納される。
すなわち、セル２の各バイトデータは、データメモリ１
３１のアドレス「１６」〜「１９」及び「０」〜「１
１」のエリアに順次書き込まれる。

【００３９】次のセル３のバイトデータが入力され始め
る時点ｔ６から、読出しアドレスカウンタ１３５に与え
られるイネーブル信号１１４が再び有意となり、その
後、１／４セル期間ｔ６〜ｔ７は継続して有意である。
そのため、２０進の読出しアドレスカウンタ１３５から
の読出しアドレス信号１１０は、この期間ｔ６〜ｔ７で
「１６」〜「１９」、「０」〜「１１」で変化し、セル
２の各バイトデータ１０６がデータメモリ１３１から読
み出され、セレクタ回路１３０で選択されて出力伝送路
ＨＷ０に多重信号１０５として送出される。このような
読出し中にも書込みが行なわれ、この際には、読出しア
ドレス「１６」〜「１９」、「０」〜「１１」とは異な
る書込みアドレス「１２」〜「１５」に対して行なわれ
る。読出しが時点ｔ７で終了した後にもセル３のバイト
データが継続しており、これらバイトデータは、２０進
の書込みアドレスカウンタ１４２からの書込みアドレス
信号１２０に基づいて、データメモリ１３１のアドレス
「１６」〜「１９」、「０」〜「７」に順次格納され
る。以下、同様な処理が繰返される。

【００４０】次に、入力伝送路ＨＷ２に係るデータメモ
リ１３２に対するアクセス動作を説明する。

【００４１】時点ｔ１からのセル１のバイトデータは、
書込みアドレスカウンタ１４３からの書込みアドレス信
号１２１に基づいて、データメモリ１３２のアドレス
「０」〜「１５」のエリアに順次格納される。

【００４２】次のセル２のバイトデータが入力され始め
る時点ｔ２から１／４セル期間ｔ２〜ｔ３だけ遅れた時
点ｔ３から、デコード回路１４１から読出しアドレスカ
ウンタ１３６に与えられるイネーブル信号１１５が有意
となり、その後、１／４セル期間ｔ３〜ｔ４は継続して
有意であり、この有意期間において高速クロック信号に
基づいてカウントアップを行なう。そのため、読出しア
ドレスカウンタ１３６からの読出しアドレス信号１１１
は、この期間ｔ３〜ｔ４で「０」〜「１５」で変化し、
セル１の各バイトデータ１０７がデータメモリ１３２か
ら読み出され、セレクタ回路１３０で選択されて出力伝
送路ＨＷ０に多重信号１０５として送出される。

【００４３】この読出し前の１／４セル期間ｔ２〜ｔ３
（言い換えるとデータメモリ１３１の読出し期間）に入
力されたセル２のバイトデータは、２４進の書込みアド
レスカウンタ１４３からの書込みアドレス信号１２１に
基づいて、データメモリ１３２のアドレス「１６」〜
「１９」のエリアに順次格納され、読出し中の１／４セ
ル期間ｔ３〜ｔ４に入力されたセル２のバイトデータ
は、２４進の書込みアドレスカウンタ１４３からの書込
みアドレス信号１２１に基づいて、データメモリ１３２
のアドレス「２０」〜「２３」のエリアに順次格納さ
れ、読出し後の１／２セル期間ｔ４〜ｔ６に入力された
セル２のバイトデータは、２４進の書込みアドレスカウ
ンタ１４３からの書込みアドレス信号１２１に基づい
て、データメモリ１３２のアドレス「０」〜「７」のエ
リアに順次格納される。すなわち、セル２の各バイトデ
ータは、データメモリ１３２のアドレス「１６」〜「２
３」及び「０」〜「７」のエリアに順次書き込まれる。

【００４４】次のセル３のバイトデータが入力され始め
る時点ｔ６から１／４セル期間ｔ６〜ｔ７だけ遅れた時
点ｔ７から、デコード回路１４１から読出しアドレスカ
ウンタ１３６に与えられるイネーブル信号１１５が再び
有意となり、その後、１／４セル期間ｔ７〜ｔ８は継続
して有意であり、この有意期間において高速クロック信
号に基づいてカウントアップを行なう。そのため、読出
しアドレスカウンタ１３６からの読出しアドレス信号１
１１は、この期間ｔ７〜ｔ８で「１６」〜「２３」及び
「０」〜「７」で変化し、セル２の各バイトデータ１０
７がデータメモリ１３２から読み出され、セレクタ回路
１３０で選択されて出力伝送路ＨＷ０に多重信号１０５
として送出される。

【００４５】この読出し前の１／４セル期間ｔ６〜ｔ７
（データメモリ１３１の読出し期間）に入力されたセル
３のバイトデータは、２４進の書込みアドレスカウンタ
１４３からの書込みアドレス信号１２１に基づいて、デ
ータメモリ１３２のアドレス「８」〜「１１」のエリア
に順次格納され、読出し中の１／４セル期間ｔ７〜ｔ８
に入力されたセル３のバイトデータは、データメモリ１
３２のアドレス「１２」〜「１５」のエリアに順次格納
され、読出し後の１／２セル期間ｔ８〜ｔ１０に入力さ
れたセル３のバイトデータは、データメモリ１３２のア
ドレス「１６」〜「２３」のエリアに順次格納される。
以下、同様な処理が繰返される。

【００４６】次に、入力伝送路ＨＷ３に係るデータメモ
リ１３３に対するアクセス動作を説明する。

【００４７】時点ｔ１からのセル１のバイトデータは、
書込みアドレスカウンタ１４４からの書込みアドレス信
号１２２に基づいて、データメモリ１３３のアドレス
「０」〜「１５」のエリアに順次格納される。

【００４８】次のセル２のバイトデータが入力され始め
る時点ｔ２から１／２セル期間ｔ２〜ｔ４だけ遅れた時
点ｔ４から、デコード回路１４１から読出しアドレスカ
ウンタ１３７に与えられるイネーブル信号１１６が有意
となり、その後、１／４セル期間ｔ４〜ｔ５は継続して
有意であり、この有意期間において高速クロック信号に
基づいてカウントアップを行なう。そのため、読出しア
ドレスカウンタ１３７からの読出しアドレス信号１１２
は、この期間ｔ４〜ｔ５で「０」〜「１５」で変化し、
セル１の各バイトデータ１０８がデータメモリ１３３か
ら読み出され、セレクタ回路１３０で選択されて出力伝
送路ＨＷ０に多重信号１０５として送出される。

【００４９】この読出し前の１／２セル期間ｔ２〜ｔ４
（言い換えるとデータメモリ１３１及び１３２の読出し
期間）に入力されたセル２のバイトデータは、２８進の
書込みアドレスカウンタ１４４からの書込みアドレス信
号１２２に基づいて、データメモリ１３３のアドレス
「１６」〜「２３」のエリアに順次格納され、読出し中
の１／４セル期間ｔ４〜ｔ５に入力されたセル２のバイ
トデータは、データメモリ１３３のアドレス「２４」〜
「２７」のエリアに順次格納され、読出し後の１／４セ
ル期間ｔ５〜ｔ６に入力されたセル２のバイトデータ
は、データメモリ１３３のアドレス「０」〜「３」のエ
リアに順次格納される。すなわち、セル２の各バイトデ
ータは、データメモリ１３３のアドレス「１６」〜「２
７」及び「０」〜「３」のエリアに順次書き込まれる。

【００５０】次のセル３のバイトデータが入力され始め
る時点ｔ６から１／２セル期間ｔ６〜ｔ８だけ遅れた時
点ｔ８から、デコード回路１４１から読出しアドレスカ
ウンタ１３７に与えられるイネーブル信号１１６が再び
有意となり、その後、１／４セル期間ｔ８〜ｔ９は継続
して有意であり、この有意期間において高速クロック信
号に基づいてカウントアップを行なう。そのため、読出
しアドレスカウンタ１３７からの読出しアドレス信号１
１２は、この期間ｔ８〜ｔ９で「１６」〜「２７」及び
「０」〜「３」で変化し、セル２の各バイトデータ１０
８がデータメモリ１３３から読み出され、セレクタ回路
１３０で選択されて出力伝送路ＨＷ０に多重信号１０５
として送出される。

【００５１】この読出し前の１／２セル期間ｔ６〜ｔ８
（データメモリ１３１及び１３２の読出し期間）に入力
されたセル３のバイトデータは、２８進の書込みアドレ
スカウンタ１４４からの書込みアドレス信号１２２に基
づいて、データメモリ１３３のアドレス「４」〜「１
１」のエリアに順次格納され、読出し中の１／４セル期
間ｔ８〜ｔ９に入力されたセル３のバイトデータは、デ
ータメモリ１３３のアドレス「１２」〜「１５」のエリ
アに順次格納され、読出し後の１／４セル期間ｔ９〜ｔ
１０に入力されたセル３のバイトデータは、データメモ
リ１３３のアドレス「１６」〜「１９」のエリアに順次
格納される。以下、同様な処理が繰返される。

【００５２】次に、入力伝送路ＨＷ４に係るデータメモ
リ１３４に対するアクセス動作を説明する。

【００５３】時点ｔ１からのセル１のバイトデータは、
書込みアドレスカウンタ１４５からの書込みアドレス信
号１２３に基づいて、データメモリ１３４のアドレス
「０」〜「１５」のエリアに順次格納される。

【００５４】次のセル２のバイトデータが入力され始め
る時点ｔ２から３／４セル期間ｔ２〜ｔ５だけ遅れた時
点ｔ５から、デコード回路１４１から読出しアドレスカ
ウンタ１３８に与えられるイネーブル信号１１７が有意
となり、その後、１／４セル期間ｔ５〜ｔ６は継続して
有意であり、この有意期間において高速クロック信号に
基づいてカウントアップを行なう。そのため、読出しア
ドレスカウンタ１３８からの読出しアドレス信号１１３
は、この期間ｔ５〜ｔ６で「０」〜「１５」で変化し、
セル１の各バイトデータ１０９がデータメモリ１３４か
ら読み出され、セレクタ回路１３０で選択されて出力伝
送路ＨＷ０に多重信号１０５として送出される。

【００５５】この読出し前の３／４セル期間ｔ２〜ｔ５
（言い換えるとデータメモリ１３１、１３２及び１３３
の読出し期間）に入力されたセル２のバイトデータは、
３２進の書込みアドレスカウンタ１４５からの書込みア
ドレス信号１２３に基づいて、データメモリ１３４のア
ドレス「１６」〜「２７」のエリアに順次格納され、読
出し中の１／４セル期間ｔ５〜ｔ６に入力されたセル２
のバイトデータは、データメモリ１３４のアドレス「２
８」〜「３１」のエリアに順次格納される。すなわち、
セル２の各バイトデータは、データメモリ１３４のアド
レス「１６」〜「３１」のエリアに順次書き込まれる。

【００５６】次のセル３のバイトデータが入力され始め
る時点ｔ６から３／４セル期間ｔ６〜ｔ９だけ遅れた時
点ｔ９から、デコード回路１４１から読出しアドレスカ
ウンタ１３８に与えられるイネーブル信号１１７が再び
有意となり、その後、１／４セル期間ｔ９〜ｔ１０は継
続して有意であり、この有意期間において高速クロック
信号に基づいてカウントアップを行なう。そのため、読
出しアドレスカウンタ１３８からの読出しアドレス信号
１１３は、この期間ｔ９〜ｔ１０で「１６」〜「３１」
で変化し、セル２の各バイトデータ１０９がデータメモ
リ１３４から読み出され、セレクタ回路１３０で選択さ
れて出力伝送路ＨＷ０に多重信号１０５として送出され
る。

【００５７】この読出し前の３／４セル期間ｔ６〜ｔ９
（データメモリ１３１、１３２及び１３３の読出し期
間）に入力されたセル３のバイトデータは、３２進の書
込みアドレスカウンタ１４５からの書込みアドレス信号
１２３に基づいて、データメモリ１３４のアドレス
「０」〜「１１」のエリアに順次格納され、読出し中の
１／４セル期間ｔ９〜ｔ１０に入力されたセル３のバイ
トデータは、データメモリ１３４のアドレス「１２」〜
「１５」のエリアに順次格納される。以下、同様な処理
が繰返される。

【００５８】以上のように、この実施例においては、各
データメモリ１３１、…、１３４からの読出し期間を、
１／４セル期間ずつに切り分けており、切り分けられた
読出し期間においてのみ読出しアドレスカウンタ１３
５、…、１３８を高速クロック信号によって動作させる
ようにしている。また、書き込んだセルの読出し期間
を、次のセルの入力期間中にしており、１／４セル期間
の読出しが終了した直後の書込みアドレスは読出しが終
了したデータメモリの先頭エリアになるようにして、デ
ータメモリ１３１〜１３４への書込みを継続させてい
る。

【００５９】以上のような各データメモリ１３１、…、
１３４のアクセス動作やセレクタ回路１３０の選択動作
を通じて、出力伝送路ＨＷ０には、入力伝送路ＨＷ１〜
ＨＷ４からのセル信号１０１〜１０４をセル単位に多重
した従来と同様な多重信号１０５が送出される。

【００６０】上記実施例によれば、入力伝送路ＨＷ１〜
ＨＷ４に対応した４個のデータメモリ１３１〜１３４の
全体のメモリ容量を従来より少なくでき、しかも従来と
同様な多重信号を出力伝送路ＨＷ０に送出することがで
きる。具体的には、図２に示した従来の多重化回路では
メモリ容量が８セル分必要であったが、この実施例の多
重化回路においては、メモリ容量は（５／４）＋（６／
４）＋（７／４）＋（８／４）＝６．５セル分であり、
１．５セル分だけメモリ容量を削減できている。

【００６１】例えば、多重化回路を集積回路上に実現す
る場合、メモリ容量が少ない分だけ占有面積等を小さく
できる。

【００６２】なお、上記実施例においては、多重単位を
１６バイトとし、１５０Ｍｂ／ｓの伝送路のセルを６０
０Ｍｂ／ｓに多重する例を示したが、１セルの長さ、多
重度は自由に設定できる。

【００６３】一般的な表現を用いれば、１セルの長さを
ｍ（単位がバイトでもビットでも良い）、多重度をｎと
すると、ｎ個のデータメモリのそれぞれをそのメモリ容
量が（ｎ＋１）／ｎ、（ｎ＋２）／ｎ、（ｎ＋３）／
ｎ、…、（２ｎ）／ｎセル分であるものを適用すると共
に、各データメモリに対応する書込みアドレスカウンタ
及び読出しアドレスカウンタの一巡周期をｍ（ｎ＋１）
／ｎ、ｍ（ｎ＋２）／ｎ、ｍ（ｎ＋３）／ｎ、…、ｍ
（２ｎ）／ｎに選定すれば良く、上記実施例のようにデ
ータ選択信号を作成する２段構成のカウンタを設ける場
合、各カウンタのカウント値をｍ、ｎにすれば良い。

【００６４】ここで、データメモリのメモリ容量（ｎ＋
１）／ｎ、（ｎ＋２）／ｎ、（ｎ＋３）／ｎ、…、（２
ｎ）／ｎセル分が小数となる場合には（ｍがｎの整数倍
でない場合）、切り上げて適用すれば良い。

【００６５】例えば、ＡＴＭ網における１セルは５３バ
イトであるので多重度ｎが４であると、第１のデータメ
モリのメモリ容量である（ｎ＋１）ｎセル分は６６．２
５バイトであるが、この場合には６７バイトのデータメ
モリを適用し、書込みアドレスカウンタ及び読出しアド
レスカウンタの一巡周期を６７にすれば良い。同様に、
他の３個のデータメモリとしてそれぞれ容量が８０バイ
ト、９３バイト、１０６バイトのものを適用し、対応す
る書込みアドレスカウンタ及び読出しアドレスカウンタ
の各組のそれぞれについてその一巡周期を８０、９３、
１０６とすれば良い。書込みと読出しとの同期はとれて
いないが、このようにしても上記実施例とほぼ同様に動
作する。

【００６６】図５は、この場合のタイミングチャートを
参考のために示したものであり、メモリ容量等は異なる
が図４と同一の符号を用いて示したものである。

【００６７】なお、上記実施例の説明及び一般的な説明
では、データメモリのメモリ容量として必要最少限のも
のを示したが、これに多少のオフセット（数バイト）を
設けても良い。特許請求の範囲では、データメモリのメ
モリ容量として必要最少限のものを適用した表現を用い
ているが、かかる表現は多少のオフセットを有する場合
をも含むものとする。

【００６８】また、上記実施例においては、入力セル信
号及び出力セル信号（多重信号）が１バイト（８ビッ
ト）パラレルのものを示したが、他のビット数のパラレ
ル信号であってもまたシリアル信号であっても本発明を
適用することができる。この場合にも、上記一般的の表
現が成り立つ。

【００６９】さらに、本発明の多重化回路は、ＡＴＭ網
の伝送装置における多重化回路を意識してなされたもの
であるが、その用途が限定されないことは勿論である。

【００７０】本発明は、各データメモリのメモリ容量を
異なるようにさせている点、及び、書込みアドレス信号
及び読出しアドレス信号を図４に示すように発生させて
いる点に特徴を有し、書込みアドレス信号や読出しアド
レス信号の発生手段は、図４に示すように発生できるも
のであれば上記実施例のものに限定されない。例えば、
ソフトウェア的に発生させても良い。

【００７１】

【発明の効果】以上のように、本発明によれば、多重信
号における各系列の信号期間は定まっているので、その
期間だけ各系列のデータメモリからデータを読み出せば
良いことや、読出しが終了したデータメモリのエリアは
ただちに書込みエリアにすることができること等に基づ
いて、各データメモリの容量を必要最少限に選定すると
共にそのアクセスを制御するようにしたので、従来より
全体としてのメモリ容量が少ない小形化等に寄与できる
多重化回路を実現することができる。

【図面の簡単な説明】

【図１】実施例の構成を示すブロック図である。

【図２】従来の構成を示すブロック図である。

【図３】従来の各部タイミングチャートである。

【図４】実施例の各部タイミングチャートである。

【図５】実施例とは異なるバイト数を有するセルを取り
扱う回路の各部タイミングチャートである。

【符号の説明】

１３０…セレクタ回路、１３１〜１３４…データメモ
リ、１３５〜１３８…読出しアドレスカウンタ、１３９
…セル内バイト位置計数用カウンタ、１４０…入力伝送
路選択用カウンタ、１４１…デコード回路、１４２〜１
４５…書込みアドレスカウンタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 3/00

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ｎ個の入力系列からの入力信号を長さが
   ｍの情報収容単位毎に多重して出力する多重化回路にお
   いて、 各入力系列からの入力信号を格納する各入力系列に対応
   したｎ個のデータメモリであって、ｋ（ｋは１〜ｎ）番
   目のデータメモリは（１＋ｋ／ｎ）×ｍの容量を有する
   ｎ個の２ポート構成のデータメモリと、 上記各データメモリにそれぞれ対応して設けられた、対
   応する上記データメモリの容量分の書込みアドレス信号
   を常時発生するｎ個の書込みアドレス発生手段と、 上記各データメモリにそれぞれ対応して設けられた、対
   応する上記データメモリの容量分の読出しアドレス信号
   を上記書込みアドレス信号のｎ倍の速度で発生すると共
   に、その発生期間が情報収容単位の１周期をｎ等分した
   うちの自己に定まっている１／ｎ周期期間であるｎ個の
   読出しアドレス発生手段と、 上記各データメモリから読み出された信号を読出し動作
   に同期して選択する選択手段とを有することを特徴とす
   る多重化回路。
2. 【請求項２】 上記ｋ番目のデータメモリの（１＋ｋ／
   ｎ）×ｍで定まるメモリ容量が、そのアクセス単位量の
   小数倍である場合には、メモリ容量をその小数を切り上
   げた値にすることを特徴とする請求項１に記載の多重化
   回路。