JPS6243751A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6243751A JPS6243751A JP60183319A JP18331985A JPS6243751A JP S6243751 A JPS6243751 A JP S6243751A JP 60183319 A JP60183319 A JP 60183319A JP 18331985 A JP18331985 A JP 18331985A JP S6243751 A JPS6243751 A JP S6243751A
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- JP
- Japan
- Prior art keywords
- error
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- register
- corrected
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- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に閃し、特に誤り訂正回路を有
する半導体記憶装置に関する。
する半導体記憶装置に関する。
半導体記憶装置の集積度の高密度化にとらない、信頼度
向上対策として、誤り訂正回路を内蔵する提案が種種な
されている。
向上対策として、誤り訂正回路を内蔵する提案が種種な
されている。
上述した従来の半導体記憶装置は、微細加工技術の進歩
とともに、セル領域が小さくなり、その蓄積部の静電谷
間も小さくなり、ケース等に大まれるアルファ線による
ソフト エラーが、近年問題とされてきている、 従−）て、従来の誤り＝１正回路を有する半導体記憶装
置においては、訂正された誤りがソフ）〜 エラーて゛
あるか、磨耗等に３上るハード エラーかの１４１定か
て゛きないというｘ点がＪ）る。
とともに、セル領域が小さくなり、その蓄積部の静電谷
間も小さくなり、ケース等に大まれるアルファ線による
ソフト エラーが、近年問題とされてきている、 従−）て、従来の誤り＝１正回路を有する半導体記憶装
置においては、訂正された誤りがソフ）〜 エラーて゛
あるか、磨耗等に３上るハード エラーかの１４１定か
て゛きないというｘ点がＪ）る。
本発明の目的は、データ誤りがソフト １ラーて′１ン
）るかハード・エラーであるかの判定が可能な°Ｐ導体
集積装置を提供することにある４、ｉ片１題点を解決す
るための手段］ 本発明は、行及び列状に配置された複数個のメモリセル
でル３成されるメモリセルアレイと、行選択アドレス（
（Ｃ号及び列選択アドレス信号により指定される前記メ
モリセルを前記メモリセルアレイから還釈する１１及び
列のメモリセル選択回路と、前記行選択アトＩ／ス信号
によって選択された行に対Ｖる複数個の前記メモリセル
が保持するデータに誤りがないとき出力可能信号を出力
し誤りがあるとき誤りを訂正する誤り訂正ｆ口１路とを
備ｌる゛Ｖ導体記憶装置において、前記誤り≦Ｔ ｊＥ
囲路が誤り訂正をを行−）なとき誤りデータを保持する
前記メモリセルに対する前記行選択アドレス信号及び列
μ択アドレス信号を保持する被−Ｆ正アトしスレジスタ
と、前記行選択アドレス信号及び列選択アドレス信号と
前記被訂正アドレスレジスタの内容とを比較し比較結果
が一致したとき一致信すを出力する比較器と、該比？！
２器からの前記一致で３りを記憶する比較結果Ｌ・ジス
タとを音んて′構成される、′Ｊ実施ｆ＠］ 次に、本発明の実施例につり・て図面を参（療して説明
する。
）るかハード・エラーであるかの判定が可能な°Ｐ導体
集積装置を提供することにある４、ｉ片１題点を解決す
るための手段］ 本発明は、行及び列状に配置された複数個のメモリセル
でル３成されるメモリセルアレイと、行選択アドレス（
（Ｃ号及び列選択アドレス信号により指定される前記メ
モリセルを前記メモリセルアレイから還釈する１１及び
列のメモリセル選択回路と、前記行選択アトＩ／ス信号
によって選択された行に対Ｖる複数個の前記メモリセル
が保持するデータに誤りがないとき出力可能信号を出力
し誤りがあるとき誤りを訂正する誤り訂正ｆ口１路とを
備ｌる゛Ｖ導体記憶装置において、前記誤り≦Ｔ ｊＥ
囲路が誤り訂正をを行−）なとき誤りデータを保持する
前記メモリセルに対する前記行選択アドレス信号及び列
μ択アドレス信号を保持する被−Ｆ正アトしスレジスタ
と、前記行選択アドレス信号及び列選択アドレス信号と
前記被訂正アドレスレジスタの内容とを比較し比較結果
が一致したとき一致信すを出力する比較器と、該比？！
２器からの前記一致で３りを記憶する比較結果Ｌ・ジス
タとを音んて′構成される、′Ｊ実施ｆ＠］ 次に、本発明の実施例につり・て図面を参（療して説明
する。
第１図は本発明の一実施例のブロック図でン）る９第１
図において、行選択７”ドレス信号Ａ Ｘが行選択アド
レスバッファ２０／＼入力され、行選択アドレスバッフ
ァ２０の出力が行選択デコーダ２１へ人力される０行選
択デコーダ２１の出力信号が、行及び列に配列された複
数個のメモリセルからなるメモリセルアレイ１０へ印加
される。
図において、行選択７”ドレス信号Ａ Ｘが行選択アド
レスバッファ２０／＼入力され、行選択アドレスバッフ
ァ２０の出力が行選択デコーダ２１へ人力される０行選
択デコーダ２１の出力信号が、行及び列に配列された複
数個のメモリセルからなるメモリセルアレイ１０へ印加
される。
行選択アドレス信号ＡＸにより選択された行に接続され
たメモリセルからのデータは、センス増幅器４０により
増幅され、データレジスタ４１に格納される。これらの
格納されたデータが誤り訂正回路５０へ入力される。誤
り訂正回路５０は供給されるデータに誤りが有るか無い
かを判定し、誤りが無ければデータレジスタ４１に出力
可能信号を出力し、もし誤りが有ればその訂正位置をデ
ータレジスタ４１に指示して、対応するビットを訂正す
る。
たメモリセルからのデータは、センス増幅器４０により
増幅され、データレジスタ４１に格納される。これらの
格納されたデータが誤り訂正回路５０へ入力される。誤
り訂正回路５０は供給されるデータに誤りが有るか無い
かを判定し、誤りが無ければデータレジスタ４１に出力
可能信号を出力し、もし誤りが有ればその訂正位置をデ
ータレジスタ４１に指示して、対応するビットを訂正す
る。
列選択アドレス信号ＡＹが列選択アドレスバッファ３０
へ入力され、列選択アドレスバッファ３０の出力が列選
択デコーダ３１へ入力される６列選択デコーダ３１の出
力はマルチプレクサ４２へ入力され、選択された列に対
応するデータがマルチプレクサ４２を経田して、出力デ
ータバッファ４３へ伝達され、出力データバッファ４３
が出力端子Ｄｏｕ７へデータを出力する。
へ入力され、列選択アドレスバッファ３０の出力が列選
択デコーダ３１へ入力される６列選択デコーダ３１の出
力はマルチプレクサ４２へ入力され、選択された列に対
応するデータがマルチプレクサ４２を経田して、出力デ
ータバッファ４３へ伝達され、出力データバッファ４３
が出力端子Ｄｏｕ７へデータを出力する。
この場合、誤り訂正回路５０が初めて誤りを検出したと
きは、その誤りデータに対応する行選択アドレス信号Ａ
Ｘ及び列選択アドレス信号ＡＹをそれぞれ行選択アドレ
スバッファ２０及び列選択アドレスバッファ３０から、
被訂正アドレスレジスタ６０へ転送・保持する。
きは、その誤りデータに対応する行選択アドレス信号Ａ
Ｘ及び列選択アドレス信号ＡＹをそれぞれ行選択アドレ
スバッファ２０及び列選択アドレスバッファ３０から、
被訂正アドレスレジスタ６０へ転送・保持する。
被訂正アドレスレジスタ６０に保持し、それ以降のアク
セス時には、被訂正アドレスレジスタ６０の内容と行選
択アドレス信号ＡＸ及び列Ａ択アドレス信号ＡＹとを比
較器７０で比較し、その比較結果が一致したとき一致信
号を比較結果レジスタ７１に供給する。比較結果レジス
タ７１は一致信号を格納する。また、比較結果が一致せ
ず、誤り訂正がなされなば合は、行選択アドレス信号Ａ
Ｘ及び°列選択アドレス信号ＡＹを被訂正アドレスレジ
スタ６０へ転送指示する９ 次に、本発明の他の実施例では、比較結果レジスタ７１
は一致信号を受領し、誤り訂正が再度なされたとき、比
較結果レジスタ７１をセ・ソトし、そのセット後は、被
訂正アドレスレジスタ６０の内容の書替えを禁止する。
セス時には、被訂正アドレスレジスタ６０の内容と行選
択アドレス信号ＡＸ及び列Ａ択アドレス信号ＡＹとを比
較器７０で比較し、その比較結果が一致したとき一致信
号を比較結果レジスタ７１に供給する。比較結果レジス
タ７１は一致信号を格納する。また、比較結果が一致せ
ず、誤り訂正がなされなば合は、行選択アドレス信号Ａ
Ｘ及び°列選択アドレス信号ＡＹを被訂正アドレスレジ
スタ６０へ転送指示する９ 次に、本発明の他の実施例では、比較結果レジスタ７１
は一致信号を受領し、誤り訂正が再度なされたとき、比
較結果レジスタ７１をセ・ソトし、そのセット後は、被
訂正アドレスレジスタ６０の内容の書替えを禁止する。
以ト説明したように本発明の半導体記憶装置は、被訂正
アドレスレジスタと、比較器と、比較結果しジスタとを
追加して、誤り訂正を行ったデータを保持するメモリセ
ルに対する行選択アドレス信号と列選択アドレス信号と
を保持し、その保持した内容と対応するメモリセルに対
する行選択アドレス信号及び列選択アドレス信号とを比
較することにより、メモリセルに格納されたデータの誤
りが繰返し発生するか否かを判断できるので、誤りの原
因がソフト エラーかハード・エラーかを判定できると
いう効果がある。
アドレスレジスタと、比較器と、比較結果しジスタとを
追加して、誤り訂正を行ったデータを保持するメモリセ
ルに対する行選択アドレス信号と列選択アドレス信号と
を保持し、その保持した内容と対応するメモリセルに対
する行選択アドレス信号及び列選択アドレス信号とを比
較することにより、メモリセルに格納されたデータの誤
りが繰返し発生するか否かを判断できるので、誤りの原
因がソフト エラーかハード・エラーかを判定できると
いう効果がある。
Ｎ而の簡単な説明
第１図は本発明の一実施例のブロック図である。
１０・・・メモリセルアレイ、２０・・・行選択アドレ
スバッファ、２１・・・行選択アドレスデコーダ、３０
・・・列選択アドレスバッファ、３１・・・列選択アド
レスデコーダ、４０・・・センス増幅器、４１・・デー
タしジスタ、４２・・・マルチプレクサ、４３・・・出
力データバッファ、５０・・・誤り訂正回路、６０・・
・被訂正アドレスレジスタ、７０・・・比較器、７１・
・・比較結果レジスタ。
スバッファ、２１・・・行選択アドレスデコーダ、３０
・・・列選択アドレスバッファ、３１・・・列選択アド
レスデコーダ、４０・・・センス増幅器、４１・・デー
タしジスタ、４２・・・マルチプレクサ、４３・・・出
力データバッファ、５０・・・誤り訂正回路、６０・・
・被訂正アドレスレジスタ、７０・・・比較器、７１・
・・比較結果レジスタ。
Claims (2)
- （１）行及び列状に配置された複数個のメモリセルで形
成されるメモリセルアレイと、行選択アドレス信号及び
列選択アドレス信号により指定される前記メモリセルを
前記メモリセルアレイから選択する行及び列のメモリセ
ル選択回路と、前記行選択アドレス信号によって選択さ
れた行に対する複数個の前記メモリセルが保持するデー
タに誤りがないとき出力可能信号を出力し誤りがあると
き誤りを訂正する誤り訂正回路とを備える半導体記憶装
置において、前記誤り訂正回路が誤り訂正をを行つたと
き誤りデータを保持する前記メモリセルに対する前記行
選択アドレス信号及び列選択アドレス信号を保持する被
訂正アドレスレジスタと前記行選択アドレス信号及び列
選択アドレス信号と前記被訂正アドレスレジスタの内容
とを比較し比較結果が一致したとき一致信号を出力する
比較器と、該比較器からの前記一致信号を記憶する比較
結果レジスタとを含むことを特徴とする半導体記憶装置
。 - （２）比較結果レジスタが一致信号を記憶した時間以降
は被訂正アドレスレジスタの内容の書替えを禁止する特
許請求の範囲第（１）項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183319A JPS6243751A (ja) | 1985-08-20 | 1985-08-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183319A JPS6243751A (ja) | 1985-08-20 | 1985-08-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6243751A true JPS6243751A (ja) | 1987-02-25 |
Family
ID=16133619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60183319A Pending JPS6243751A (ja) | 1985-08-20 | 1985-08-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6243751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06209154A (ja) * | 1993-12-21 | 1994-07-26 | Seikosha Co Ltd | ポッティング装置 |
-
1985
- 1985-08-20 JP JP60183319A patent/JPS6243751A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06209154A (ja) * | 1993-12-21 | 1994-07-26 | Seikosha Co Ltd | ポッティング装置 |
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