JPH0821238B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0821238B2
JPH0821238B2 JP62287992A JP28799287A JPH0821238B2 JP H0821238 B2 JPH0821238 B2 JP H0821238B2 JP 62287992 A JP62287992 A JP 62287992A JP 28799287 A JP28799287 A JP 28799287A JP H0821238 B2 JPH0821238 B2 JP H0821238B2
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  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、誤り訂正手段を内蔵した半導体記憶装置
に関するものである。
［従来の技術］ 半導体記憶装置においては、約３年間で４倍の大容量
化が進んでおり、それに伴ないα線の入射によって引き
起こされるソフトエラーの問題等が生じている。このソ
フトエラーは非固定的なビット誤りであり、これを救済
するために、たとえば特開昭59−2300号公報等に示され
た誤り訂正回路内蔵の半導体記憶装置が提案されてい
る。
第２図は、従来の誤り訂正回路内蔵の半導体記憶装置
の構成を示すブロック図である。
第２図において、メモリセルアレイ１は、複数行およ
び複数列に配列された複数のメモリセルからなる。この
メモリセルアレイ１は、複数のブロックに分割されてお
り、各ブロックは複数列のメモリセルからなる。第２図
に示されるメモリセルアレイ１は４つのブロックB1〜B4
に分割されており、各ブロックB1〜B4は（ｍ＋ｋ）列の
メモリセルからなる。ｍビットの情報ビットとｋビット
の検査ビットとからなる（ｍ＋ｋ）ビットのデータが１
ワードのデータとしてメモリセルアレイ１の各ブロック
の各行に記憶される。
このメモリセルアレイ１には、行アドレス信号RAに応
じてメモリセルアレイ１の１行を選択する行デコーダ２
およびブロック選択信号BKに応じてメモリセルアレイ１
の１つのブロックを選択するブロックデコーダ３が設け
られている。行アドレスバッファ４は、行アドレス入力
端子５に与えられる行アドレエス信号RAを適宜行デコー
ダ２に与えるものであり、列アドレスバッファ６は、列
アドレス入力端子７に与えられる列アドレス信号CAの一
部をブロック選択信号BKとしてブロックデコーダ３に与
え、列アドレス信号CAの残りをビット選択信号BIとして
後述する1/mデコーダ11に与えるものである。
また、このメモリセルアレイ１には検査ビット発生回
路８、誤り訂正回路９およびレジスタ10が接続されてい
る。検査ビット発生回路８は、ｍビットの情報ビットの
誤りを検出および訂正するためのｋビットの検査ビット
を生成するものである。誤り訂正回路９は、検査ビット
に基づいて情報ビットの誤りを検出し、誤りがある場合
にはその誤りを訂正するものである。レジスタ10には１
ワードのデータが一時的に記憶される。1/mデコーダ11
は、列アドレスバッファ６から与えられるビット選択信
号BIに応じてｍビットの情報ビットのうち１ビットを選
択してデータ入出力端子12に導出するかあるいはデータ
入出力端子12へ与えられる１ビットのデータをビット選
択信号BIに応じてレジスタ10のいずれか１ビットに与え
るものである。
次に、この誤り訂正回路内蔵の半導体記憶装置の動作
を説明する。
データの読出時には、行アドレス信号RAおよび列アド
レス信号CAによってメモリセルアレイ１の１ビットがア
クセスされると、その１ビットを含む１ワードのデータ
が行デコーダ２およびブロックデコーダ３により選択さ
れ、誤り訂正回路９に転送される。誤り訂正回路９は、
１ワードのデータに含まれるｋビットの検査ビットに基
づいてｍビットの情報ビットの誤りの有無を検出し、情
報ビットに誤りがある場合には、その誤りを訂正し、1/
mデコーダ11に転送する。1/mデコーダ11は、列アドレス
バッファ６から与えられるビット選択信号BIに応答して
ｍビットの情報ビットのうち１ビットを選択し、データ
入出力端子12に導出する。
データの書込時には、行アドレス信号RAおよび列アド
レス信号CAによってメモリセルアレイ１の１ビットがア
クセスされると、その１ビットを含む１ワードのデータ
がデコーダ２およびブロックデコーダ３により選択さ
れ、レジスタ10に転送されれる。そして、1/mデコーダ1
1は、列アドレスバッファ６により与えられるビット選
択信号BIに応答してデータ入出力端子12に与えられる１
ビットのデータをレジスタ10のいずれか１ビットに転送
する。これにより、レジスタ10に記憶されたデータの情
報ビットのうち１ビットが書換えられる。この書換えら
れたビットを含む情報ビットは、行デコーダ２およびブ
ロックデコーダ３により選択されるブロックの１行に転
送されるとともに、検査ビット発生回路８にも転送され
る。検査ビット発生回路は、ｍビットの情報ビットに基
づいてｋビットの検査ビットを生成する。この検査ビッ
トは、対応する情報ビットと同じブロックの同じ行に転
送される。
なお、誤り訂正回路内蔵の半導体記憶装置について
は、上記の公報の他に、たとえば、IEEE Journal of So
lid−State Circuits,Vol.SC−19,pp.627−633,October
1984、IEEE Journal of Solid−State Circuits,Vol.S
C−20,pp.958−963,October 1985等に記載されている。
また、誤り訂正コードについては、IBM J.RES.DEVELOP,
vol.28,No.2,pp.124−134,March 1984に記載されてい
る。
ここでは、検査ビットの生成方法および誤り訂正方法
の基本的な原理の一例について説明する。
第3A図に示すように、16ビットの情報ビットが４×４
のマトリクス状に配置される。横１行の合計が偶数であ
る場合にはその行の右側に０が配置され、横１行の合計
が奇数である場合にはその行の右側に１が配置される。
また、縦１列の合計が偶数である場合にはその列の下側
に０が配置され、縦１列の合計が奇数である場合にはそ
の列の下側に１が配置される。このようにしてマトリク
ス状の情報ビットの右側および下側に配置されたビット
が検査ビットとして用いられる。
たとえば、第3B図に示すように、第３行目の第３列目
のビットが１から０に変化したとする。この場合、３行
目の合計は奇数であるからこの行に誤りがなければ検査
ビットは１となっていなければならない。しかし、検査
ビットは０となっているので、この行のいずれかのビッ
トが誤っていることになる。また、第３列目の合計は奇
数であるからこの列に誤りがなければ検査ビットは１と
なっていなければならない。しかし、検査ビットは０と
なっているので、この列のいずれかのビットが誤ってい
ることになる。この結果、３行目および３列目の交点の
ビットが誤っていることが検出される。したがって、こ
のビットを０から１に反転させることによって誤りが訂
正される。
［発明が解決しようとする問題点］ 上記の従来の半導体記憶装置においては、データの読
出時にはそのデータが誤り訂正回路９を通り、データの
書込時にはそのデータが検査ビット発生回路８を通るの
で、アクセス時間やサイクル時間が増加するという問題
点があった。
なお、第１のメモリセルアレイに加え、高速にアクセ
ス可能な第２のメモリセルアレイを備えた半導体記憶装
置が、米国特許NO.4,577,293に示されている。しかし、
この半導体記憶装置においては、データに誤りが生じた
場合にそれを訂正することができないという問題点があ
る。
この発明の主たる目的は、アクセス時間が短くしかも
信頼性の高い半導体記憶装置を提供することである。
［問題点を解決するための手段］ この発明に係る半導体記憶装置は、複数ビットからな
る情報ビットとその情報ビットの誤りを検出および訂正
するための検査ビットを記憶する半導体記憶装置であっ
て、情報ビットに基づき検査ビットを生成する検査ビッ
ト発生手段、情報ビットおよび検査ビット発生手段によ
り生成された検査ビットを複数組記憶するための第１の
記憶手段、情報ビットの誤りをそれに対応する検査ビッ
トを用いて検出しかつ訂正する誤り訂正手段、第１の記
憶手段に記憶されている情報ビットおよびそれに対応す
る検査ビットを誤り訂正手段に転送する第１の転送手
段、第１の記憶手段よりも高速にアクセス可能でかつ情
報ビットの或るものを記憶するための第２の記憶手段、
および誤り訂正手段により誤りが訂正された情報ビット
を第２の記憶手段に転送する第２の転送手段を備えたも
のである。
［作用］ この発明に係る半導体記憶装置においては、第１の記
憶手段に記憶されている複数組の情報ビットおよび検査
ビットのうち、アクセスされる頻度の高い情報ビット
が、第１の記憶手段よりも高速にアクセス可能な第２の
記憶手段に記憶されるので、通常は第２の記憶手段にア
クセスするようにメモリシステムを構成することによ
り、平均的なアクセス時間を短縮することが可能とな
る。また、第１の記憶手段から第２の記憶手段へのデー
タの転送時に誤り訂正手段によって誤りが訂正されるの
で、信頼性の高いデータが第２の記憶手段に記憶され
る。
［実施例］ 以下、この発明の実施例を図面を用いて説明する。
第１図は、この発明の一実施例による誤り訂正回路内
蔵の半導体記憶装置の構成を示すブロック図である。
第１図において、第１のメモリセルアレイ21は、複数
行および複数列に配列された複数のメモリセルからな
る。この第１のメモリセルアレイ21は複数のブロックに
分割されており、各ブロックは複数列のメモリセルから
なる。第１図に示される第１のメモリセルアレイ21は４
つのブロックB1〜B4に分割されており、各ブロックB1〜
B4は（ｍ＋ｋ）列のメモリセルからなる。ｍビットの情
報ビットとｋビットの検査ビットとからなる（ｍ＋ｋ）
ビットのデータが１ワードのデータとして第１のメモリ
セルアレイ21の各ブロックの各行に記憶される。この第
１のメモリセルアレイ21は、たとえばダイナミック・ラ
ンダム・アクセス・メモリ（ダイナミックRAM）からな
る。
この第１のメモリセルアレイ21には、行アドレス信号
RA1に応じて第１のメモリセルアレイ21の１行を選択す
る行デコーダ22、ブロック選択信号BK1に応じて第１の
メモリセルアレイ21の１つのブロックを選択するブロッ
クデコーダ23、および選択されたメモリセルのデータを
検出および増幅するセンスアンプ45が設けられている。
第１のアドレスバッファ24は、第１のアドレス入力端子
41に与えられる第１のアドレス信号A1のうち一部を行ア
ドレス信号RA1として行デコーダ22に与え、他の一部を
ブロック選択信号BK1としてブロックデコーダ23に与
え、残りをビット選択信号B11として後述する1/mデコー
ダ28に与えるものである。
一方、第２のメモリセルアレイ31は、複数行および複
数列に配列された複数のメモリセルからなる。この第２
のメモリセルアレイ31は、第１のメモリセルアレイ21よ
り小容量でかつ高速にアクセス可能なものであり、たと
えば、スタティック・ランダム・アクセス・メモリ（ス
タティックRAM）からなる。この第２のメモリセルアレ
イ31は複数のブロックに分割されており、各ブロックは
複数列のメモリセルからなる。第１図に示される第２の
メモリセルアレイ31は４つのブロックb1〜b4に分割され
ており、各ブロックb1〜b4はｍ列のメモリセルからな
る。第２のメモリセルアレイ31の各ブロックの各行に
は、第１のメモリセルアレイ21に記憶されている複数の
データのうちアクセスされる頻度の高いデータの情報ビ
ットが記憶される。
この第２のメモリセルアレイ31には、行アドレス信号
RA2に応じて第２のメモリセルアレイ31の１行を選択す
る行デコーダ32および列アドレス信号CA2に応じて第２
のメモリセルアレイ31の１列を選択する列デコーダ33が
設けられている。また、この第２のメモリセルアレイ31
には、ブロック選択信号BK2に応じて各ブロック単位で
のデータ転送を行なうブロック転送ゲート34が設けられ
ている。
第２のアドレスバッファ35は、第２のアドレス入力端
子42に与えられる第２のアドレス信号A2のうち一部を行
アドレス信号RA2として行デコーダ32に与え、他の一部
を列アドレス信号CA2として列デコーダ33に与え、また
列アドレス信号CA2の一部をブロック選択信号BK2として
ブロック転送ゲート34に与えるものである。
第１のメモリセルアレイ21と第２のメモリセルアレイ
31との間には、検査ビット発生回路25、誤り訂正回路2
6、およびレジスタ27が接続されている。検査ビット発
生回路25は、ｍビットの情報ビットの誤りを検出および
訂正するためのｋビットの検査ビットを生成するもので
ある。誤り訂正回路26は、検査ビットに基づいて情報ビ
ットの誤りを検出し、誤りがある場合にはその誤りを訂
正するものである。レジスタ27には１ワードのデータが
一時的に記憶される。1/mデコーダ28は、第１のアドレ
スバッファ24から与えられるビット選択信号BI1に応じ
てｍビットの情報ビットのうち１ビットを選択して第１
のデータ入出力端子43に検出するかあるいは第１のデー
タ入出力端子43に与えられる１ビットのデータをビット
選択信号BI1に応じてレジスタ27のいずれか１ビットに
与えるものである。この半導体記憶装置においては、上
記の回路が同一チップの上に形成されている。
第１のアドレス入力端子41および第２のアドレス入力
端子42には、たとえばキャッシュコントローラ40により
それぞれ第１のアドレス信号A1および第２のアドレス信
号A2が与えられる。
次に、この誤り訂正回路内蔵の半導体記憶装置の動作
を説明する。
第２のメモリセルアレイ31には、アクセスされる頻度
の高いデータが、第１のメモリセルアレイ21から転送さ
れて記憶されている。この実施例においては、第２のメ
モリセルアレイ31はキャッシュメモリとして用いられ
る。
キャッシュコントローラ40は、第１のメモリセルアレ
イ21の１つのメモリセルにアクセスしようとする場合、
そのメモリセルに記憶されているデータが第２のメモリ
セルアレイ31にも記憶されているときは（キャッシュヒ
ットと呼ぶ）、第２のメモリセルアレイ31のメモリセル
にアクセスし、第２のメモリセルアレイ31に記憶されて
いないときには（キャッシュミスと呼ぶ）、第１のメモ
リセルアレイ21のメモリセルにアクセスする。
読出動作においてキャッシュヒットの場合には、キャ
ッシュコントローラ40は第２のメモリセルアレイ31に対
してアクセスを行なう。この場合、行デコーダ32および
列デコーダ33は、それぞれ行アドレス信号RA2および列
アドレス信号CA2に応じてメモリセルアレイ31のメモリ
セルを選択する。そして、その選択されたメモリセルか
ら１ビットの情報が第２のデータ入出力端子44に導出さ
れる。この場合のアクセス時間は、第２のメモリセルア
レイ31のアクセス時間tA2に等しい。
読出動作においてキャッシュミスの場合には、キャッ
シュコントローラ40は第１のメモリセルアレイ21に対し
てアクセスを行なう。この場合、行デコーダ22およびブ
ロックデコーダ23は、それぞれ行アドレス信号RA1およ
びブロック選択信号BK1に応じて第１のメモリセルアレ
イ21の１つのブロックの１行を選択し、そこに記憶され
ている１ワードのデータを誤り訂正回路26に転送する。
誤り訂正回路26は、１ワードのデータに含まれるｋビッ
トの検査ビットに基づいてｍビットの情報ビットの誤り
の有無を検出し、情報ビットに誤りがある場合には、そ
の誤りを訂正し、1/mデコーダ28に転送すると同時に、
その１ワードのデータのうちｍビットの情報ビットを第
２のメモリセルアレイ31に転送する。1/mデコーダ28
は、ビット選択信号BI1に応じてｍビットの情報ビット
のうち１ビットを選択し、第１のデータ入出力端子43に
導出する。誤り訂正回路26から第２のメモリセルアレイ
31に転送されたｍビットの情報ビットは、行デコーダ32
およびブロック転送ゲート34により選択されたブロック
の１行に記憶される。この場合のアクセス時間は、第１
のメモリセルアレイ21のアクセス時間tA1と誤り訂正に
要する時間tECCとの合計となる。
書込動作においてキャッシュヒットの場合には、行デ
コーダ32および列デコーダ33が第２のメモリセルアレイ
31のメモリセルを選択する。そして、その選択されたメ
モリセルに記憶されている１ビットのデータが第２の入
出力端子44に与えられたデータによって書換えられる。
同時に、第１のデータ入出力端子43を介して1/mデコー
ダ28に１ビットのデータが与えられる。第１のメモリセ
ルアレイ21において行デコーダ22およびブロックデコー
ダ23により選択された１ワードのデータがレジスタ27に
読出される。1/mデコーダ28はビット選択信号BI1に応じ
てレジスタ27に記憶されているデータの情報ビットの１
ビットを新しいデータにより書換え、ｍビットの情報ビ
ットを検査ビット発生回路25に転送するとともに第１の
メモリセルアレイ21に転送する。検査ビット発生回路25
は、ｍビットの情報ビットに基づいてｋビットの新たな
検査ビットを生成し、第１のメモリセルアレイ21の対応
する情報ビットと同じブロックの同じ行に書込む。
書込動作においてキャッシュミスの場合には、新たな
情報ビットが第１のメモリセルアレイ21にのみ書込まれ
る以外は、キャッシュヒットの場合と同様である。書込
時のアクティブな時間は、キャッシュヒットおよびキャ
ッシュミスにかかわらず、tA1＋tECCとなる。
次に、たとえば、第１のメモリセルアレイ21としてア
クセス時間tA1が100nsecでサイクル時間tC1が200nsecで
あるダイナミックRAMを使用し、第２のメモリセルアレ
イ31としてアクセス時間tA2およびサイクル時間tC2が共
に30nsecであるスタティックRAMを使用し、誤り訂正に
要する時間tECCが20nsecである場合を考える。ここで、
サイクル時間tC1はアクセス時間tA1とプリチャージ時間
tPとの合計である。
ダイナミックRAMの容量とスタティックRAMの容量を最
適に選択すれば、キャッシュヒット率は、システムの構
成やプログラムによっては90％以上を得ることができ
る。
また、読出と書込の比率は一般に３対１程度と言わ
れ、キャッシュヒット率を90％とした場合の平均サイク
ル時間＜tC＞は次式のようになる。
したがって、この半導体記憶装置の平均サイクル時間
＜tC＞は、サイクル時間が200nsecのダイナミックRAMよ
りも47％高速となる。
なお、上記実施例では、読出動作においてキャッシュ
ミスの場合、情報が第１のデータ入出力端子43から出力
され同時に第２のメモリセルアレイ31に転送されるよう
になっているが、情報が第２のメモリセルアレイ31に転
送されるその後第２のデータ入出力端子44から出力され
るようにしてもよい。この場合には、情報の転送時に誤
り訂正回路26により誤りの検出だけが行われ訂正が行な
われないようにすると、より高速なアクセス時間が得ら
れることになる。
また、第１のメモリセルアレイ21としてダイナミック
RAMを用いた場合、センスアンプ45によるリフレッシュ
時にも誤り訂正回路26により誤りの訂正が行なわれるよ
うにすると、より高い信頼性が得られることになる。
［発明の効果］ 以上のようにこの発明によれば、アクセス頻度の高い
複数ビット単位の情報を第１の記憶手段から、高速にア
クセス可能な第２の記憶手段に転送しておくことがで
き、かつ情報の転送時に誤り訂正が行なわれるので、信
頼性が高くかつ高速の半導体記憶装置が得られる。
【図面の簡単な説明】
第１図はこの発明の一実施例による誤り訂正回路内蔵半
導体記憶装置の構成を示すブロック図、第２図は従来の
誤り訂正回路内蔵半導体記憶装置の構成を示すブロック
図、第3A図および第3B図は検査ビットの生成方法および
誤り訂正方法の原理を説明するための図であり、第3A図
は情報ビットに誤りがない場合、第3B図は情報ビットに
誤りがある場合を示している。 図において、21は第１のメモリセルアレイ、22は行デコ
ーダ、23はブロックデコーダ、24は第１のアドレスバッ
ファ、25は検査ビット発生回路、26は誤り訂正回路、27
はレジスタ、28は1/mデコーダ、31は第２のメモリセル
アレイ、32は行デコーダ、33は列デコーダ、34はブロッ
ク転送ゲート、35は第２のアドレスバッファ、40はキャ
ッシュコントローラ、41は第１のアドレス入力端子、42
は第２のアドレス入力端子、43は第１のデータ入出力端
子、44は第２のデータ入出力端子、45はセンスアンプで
ある。 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−189398（ＪＰ，Ａ) 特開 昭57−71596（ＪＰ，Ａ) 特開 昭58−70500（ＪＰ，Ａ)

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】複数ビットからなる情報ビットおよびその
    情報ビットの誤りを検出および訂正するために用いる検
    査ビットを記憶する半導体記憶装置であって、 前記情報ビットに基づき前記検査ビットを生成する検査
    ビット発生手段、 前記情報ビットと、前記検査ビット発生手段により生成
    された前記検査ビットとを複数組記憶するための第１の
    記憶手段、 前記情報ビットの誤りをそれに対応する前記検査ビット
    を用いて検出しかつ訂正する誤り訂正手段、 前記第１の記憶手段に記憶されている前記情報ビットお
    よびそれに対応する前記検査ビットを一括して前記誤り
    訂正手段に転送する第１の転送手段、 前記第１の記憶手段よりも高速にアクセス可能であり、
    複数列からなりかつ複数の前記情報ビットの或るものを
    記憶するための第２の記憶手段、 アクセス要求に応じて、前記第２の記憶手段に記憶され
    た情報ビットから、アクセス要求のあったビット情報を
    選択するためのビット情報選択手段、および 前記誤り訂正手段により誤りが訂正された前記情報ビッ
    トを一括して前記第２の記憶手段に転送する第２の転送
    手段を備えた半導体記憶装置。
  2. 【請求項２】前記第１の記憶手段は、複数行および複数
    列に配列された複数のメモリセルからなり、かつ複数の
    ブロックに分割され、前記ブロックは複数列のメモリセ
    ルからなり、前記各情報ビットおよびそれに対応する前
    記各検査ビットは前記いずれかのブロックのいずれかの
    行に記憶され、 前記第２の記憶手段は、複数行および複数列に配列され
    た複数のメモリセルからなりかつ複数のブロックに分割
    され、前記各ブロックは複数列のメモリセルからなり、
    前記各情報ビットは前記いずれかのブロックのいずれか
    の行に記憶され、 前記第２の記憶手段のメモリセルの数は前記第１の記憶
    手段のメモリセルの内の前記情報ビットを記憶するメモ
    リセルの数よりも少なく、 前記第１の転送手段は、前記第１の記憶手段の１行を選
    択するための第１の行選択手段および前記第１の記憶手
    段の１つのブロックを選択するための第１のブロック選
    択手段を含み、 前記第２の転送手段は、前記第２の記憶手段の１行を選
    択するための第２の行選択手段および前記第２の記憶手
    段の１つのブロックを選択するための第２のブロック選
    択手段を含む、特許請求の範囲第１項記載の半導体記憶
    装置。
  3. 【請求項３】前記各情報ビットのうちアクセス要求のあ
    ったビットを選択するためのビット選択手段、および 前記第２の記憶手段のアクセス要求のあった列を選択す
    るための列選択手段をさらに備えた、特許請求の範囲第
    １項または第２項記載の半導体記憶装置。
  4. 【請求項４】前記ビット選択手段に対してアクセス要求
    のあったビットの情報を入力しまたは出力するための第
    １の出力端子、および 前記第２の行選択手段および前記列選択手段により選択
    された前記第２の記憶手段におけるメモリセルに対して
    情報の入力または出力をするための第２の入出力端子を
    さらに備えた、特許請求の範囲第３項記載の半導体記憶
    装置。
  5. 【請求項５】前記第１の記憶手段に含まれるメモリセル
    はダイナミック型メモリセルからなり、 前記第２の記憶手段に含まれるメモリセルはスタティッ
    ク型メモリセルからなる特許請求の範囲第２項ないし第
    ４項のいずれかに記載の半導体記憶装置。
  6. 【請求項６】前記第１の記憶手段は、前記各メモリセル
    のリフレッシュを行なうリフレッシュ手段をさらに備
    え、 前記誤り訂正手段は、前記リフレッシュ手段によるメモ
    リセルのリフレッシュ時に情報ビットの誤りの検出およ
    び訂正を行なう、特許請求の範囲第１項ないし第５項の
    いずれかに記載の半導体記憶装置。
  7. 【請求項７】前記第１の記憶手段に記憶されている前記
    情報ビットを前記第２の記憶手段に転送する際には、前
    記情報ビットの誤りの検出のみを行ない訂正は行なわな
    い、特許請求の範囲第１項ないし第６項のいずれかに記
    載の半導体記憶装置。
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