JPH0689237A - メモリ制御システム - Google Patents
メモリ制御システムInfo
- Publication number
- JPH0689237A JPH0689237A JP4239476A JP23947692A JPH0689237A JP H0689237 A JPH0689237 A JP H0689237A JP 4239476 A JP4239476 A JP 4239476A JP 23947692 A JP23947692 A JP 23947692A JP H0689237 A JPH0689237 A JP H0689237A
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- JP
- Japan
- Prior art keywords
- memory
- refresh
- control circuit
- signal
- address
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】ＥＣＣ付きメモリ回路において、１ビットエラ
ーが発生した場合、全メモリセルに対して再書込みを行
い、メモリの信頼性を向上させることを目的とする。 【構成】ＥＣＣ付きメモリ回路に再書込み用アドレスカ
ウンタを付加し、１ビットエラーが検出された場合、次
のメモリリフレッシュからメモリリフレッシュの後すぐ
に再書込みを行うような再書込み付きメモリリフレッシ
ュを行い、全メモリセルに対して再書込みが完了した
後、通常のメモリリフレッシュに戻るよう制御を行う。
ーが発生した場合、全メモリセルに対して再書込みを行
い、メモリの信頼性を向上させることを目的とする。 【構成】ＥＣＣ付きメモリ回路に再書込み用アドレスカ
ウンタを付加し、１ビットエラーが検出された場合、次
のメモリリフレッシュからメモリリフレッシュの後すぐ
に再書込みを行うような再書込み付きメモリリフレッシ
ュを行い、全メモリセルに対して再書込みが完了した
後、通常のメモリリフレッシュに戻るよう制御を行う。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ制御システム、
特に、ＥＣＣ付きメモリで読み出しデータにエラーが発
生した場合、そのメモリセルに訂正後のデータを再書込
みするメモリ制御システムに関する。
特に、ＥＣＣ付きメモリで読み出しデータにエラーが発
生した場合、そのメモリセルに訂正後のデータを再書込
みするメモリ制御システムに関する。
【０００２】
【従来の技術】従来のメモリ制御システムは、ＥＣＣ
（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅ
ｃｔｉｏｎ）機能、すなわち、１ビットエラーの検出と
訂正および２ビットエラーの検出機能を有するＥＣＣ付
きメモリ回路において、ソフトエラーによって１ビット
エラーが発生した場合、１ビットエラーは訂正されて読
み出され、その訂正後のデータを同じアドレスのメモリ
セルに再書込みをしていた。
（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅ
ｃｔｉｏｎ）機能、すなわち、１ビットエラーの検出と
訂正および２ビットエラーの検出機能を有するＥＣＣ付
きメモリ回路において、ソフトエラーによって１ビット
エラーが発生した場合、１ビットエラーは訂正されて読
み出され、その訂正後のデータを同じアドレスのメモリ
セルに再書込みをしていた。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな上述した従来のメモリ制御システムは、読み出し時
に１ビットエラーが発生した時にのみこのアドレスだけ
にしか行われないため、他のアドレスにおいてソフトエ
ラーによる１ビットエラーが発生していてもそのアドレ
スを読み出さない限り、その１ビットエラーを検出でき
ないとともに、再書込みも行われず、アクセス頻度の低
いアドレスにおいては、１ビットエラーが発生している
にもかかわらず再書込みが行われないために、ついには
２ビットエラーとなった後に読み出され、訂正不能にな
るという欠点があった。
うな上述した従来のメモリ制御システムは、読み出し時
に１ビットエラーが発生した時にのみこのアドレスだけ
にしか行われないため、他のアドレスにおいてソフトエ
ラーによる１ビットエラーが発生していてもそのアドレ
スを読み出さない限り、その１ビットエラーを検出でき
ないとともに、再書込みも行われず、アクセス頻度の低
いアドレスにおいては、１ビットエラーが発生している
にもかかわらず再書込みが行われないために、ついには
２ビットエラーとなった後に読み出され、訂正不能にな
るという欠点があった。
【０００４】
【課題を解決するための手段】本発明のメモリ制御シス
テムは、ＥＣＣ付きメモリ回路にメモリリフレッシュ周
期信号によりカウントアップされるカウンタからなるア
ドレス生成回路を含むメモリ構成において、１ビットエ
ラーが検出された場合、次のメモリリフレッシュから再
書込み付きのメモリリフレッシュに切り替え、全メモリ
セルに対して再書込みを行う機能を有して構成される。
テムは、ＥＣＣ付きメモリ回路にメモリリフレッシュ周
期信号によりカウントアップされるカウンタからなるア
ドレス生成回路を含むメモリ構成において、１ビットエ
ラーが検出された場合、次のメモリリフレッシュから再
書込み付きのメモリリフレッシュに切り替え、全メモリ
セルに対して再書込みを行う機能を有して構成される。
【０００５】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。
して説明する。
【０００６】図１は、本発明の一実施例を示すシステム
構成図である。
構成図である。
【０００７】図１に示すメモリ制御システムは、アドレ
スバス１と、データバス２と、メモリアクセスに応じた
ＥＣＣ制御信号ｂをＥＣＣ制御回路に供給しメモリ制御
信号ｃをメモリに供給するメモリアクセス制御回路３
と、メモリリフレッシュ時のロウアドレスおよび再書込
み時のロウアドレスを生成するロウアドレス生成カウン
タ４と、再書込み時のカラムアドレスを生成するカラム
アドレス生成カウンタ５と、ロウアドレスおよびカラム
アドレスとアドレスバス１から供給されるアドレスとを
選択してメモリアドレスとして供給するアドレスセレク
タ６と、メモリ９と、リフレッシュ周期信号ｇおよびカ
ウンタリセットｈ信号をロウアドレス生成カウンタ４お
よびカラムアドレス生成カウンタ５からなるアドレス生
成カウンタ１０に供給しメモリリフレッシュ／再書込み
信号ｅをメモリアクセス制御回路３に送出するメモリリ
フレッシュ／再書込み制御回路７と、ＥＣＣ制御回路で
あり１ビットエラー検出信号ａを出力するとともに再書
込み時にＥＣＣ制御信号ｂに従ってメモリ９から入力し
たデータを訂正するとともに訂正したデータをメモリ９
に送出するＥＣＣ制御回路８とを含んで構成される。
スバス１と、データバス２と、メモリアクセスに応じた
ＥＣＣ制御信号ｂをＥＣＣ制御回路に供給しメモリ制御
信号ｃをメモリに供給するメモリアクセス制御回路３
と、メモリリフレッシュ時のロウアドレスおよび再書込
み時のロウアドレスを生成するロウアドレス生成カウン
タ４と、再書込み時のカラムアドレスを生成するカラム
アドレス生成カウンタ５と、ロウアドレスおよびカラム
アドレスとアドレスバス１から供給されるアドレスとを
選択してメモリアドレスとして供給するアドレスセレク
タ６と、メモリ９と、リフレッシュ周期信号ｇおよびカ
ウンタリセットｈ信号をロウアドレス生成カウンタ４お
よびカラムアドレス生成カウンタ５からなるアドレス生
成カウンタ１０に供給しメモリリフレッシュ／再書込み
信号ｅをメモリアクセス制御回路３に送出するメモリリ
フレッシュ／再書込み制御回路７と、ＥＣＣ制御回路で
あり１ビットエラー検出信号ａを出力するとともに再書
込み時にＥＣＣ制御信号ｂに従ってメモリ９から入力し
たデータを訂正するとともに訂正したデータをメモリ９
に送出するＥＣＣ制御回路８とを含んで構成される。
【０００８】次に図１に示す実施例の動作について説明
する。
する。
【０００９】通常、１ビットエラーが発生しないとき、
メモリリフレッシュ動作はロウアドレス生成カウンタ４
の出力がロウアドレスとなり、ロウアドレスの示すメモ
リセルがリフレッシュされる。この場合、周知のＲＡＳ
オンリリフレッシュが行われる。
メモリリフレッシュ動作はロウアドレス生成カウンタ４
の出力がロウアドレスとなり、ロウアドレスの示すメモ
リセルがリフレッシュされる。この場合、周知のＲＡＳ
オンリリフレッシュが行われる。
【００１０】メモリ９からのデータ読み出し時、１ビッ
トエラーが発生すると、ＥＣＣ制御回路８はメモリ９か
ら出力されたデータを訂正してデータバス２に出力す
る。これと同時に、ＥＣＣ制御回路８は１ビットエラー
検出信号ａをリフレッシュ／再書込み制御回路７に送出
する。
トエラーが発生すると、ＥＣＣ制御回路８はメモリ９か
ら出力されたデータを訂正してデータバス２に出力す
る。これと同時に、ＥＣＣ制御回路８は１ビットエラー
検出信号ａをリフレッシュ／再書込み制御回路７に送出
する。
【００１１】１ビットエラー検出信号ａを受けたリフレ
ッシュ／再書込み制御回路７はカウンタリセット信号ｈ
をアドレス生成カウンタ１０に送出し、カウンタは初期
化される。
ッシュ／再書込み制御回路７はカウンタリセット信号ｈ
をアドレス生成カウンタ１０に送出し、カウンタは初期
化される。
【００１２】次にリフレッシュ周期信号ｇが有効となっ
た時、メモリリフレッシュ／再書込み信号ｅがメモリア
クセス制御回路３に入力され、まず通常のメモリリフレ
ッシュが行われる。次にメモリアクセス制御回路３は、
他のメモリアクセス要求ｄを受け付けることなく再書込
みが行われるようにアドレスセレクタ制御信号ｆ、メモ
リ制御信号ｃ、ＥＣＣ制御信号ｂを送出する。
た時、メモリリフレッシュ／再書込み信号ｅがメモリア
クセス制御回路３に入力され、まず通常のメモリリフレ
ッシュが行われる。次にメモリアクセス制御回路３は、
他のメモリアクセス要求ｄを受け付けることなく再書込
みが行われるようにアドレスセレクタ制御信号ｆ、メモ
リ制御信号ｃ、ＥＣＣ制御信号ｂを送出する。
【００１３】ＥＣＣ制御回路８は、再書込みのアドレス
に従ってデータを読み出し、訂正後同じアドレスに書き
戻す。これで、１回目の再書込み付きメモリリフレッシ
ュ動作は完了する。
に従ってデータを読み出し、訂正後同じアドレスに書き
戻す。これで、１回目の再書込み付きメモリリフレッシ
ュ動作は完了する。
【００１４】そして、ロウアドレス生成カウンタ４がオ
ーバフローを起こしたとき、カラムアドレス生成カウン
タ５がカウントアップされ再書込み動作のカラムアドレ
スが切り替わる。そして、カラムアドレス生成カウンタ
５がオーバフローを起こしたとき、すなわち、全メモリ
セルに対して再書込みが施されると通常のメモリリフレ
ッシュ動作にもどる。
ーバフローを起こしたとき、カラムアドレス生成カウン
タ５がカウントアップされ再書込み動作のカラムアドレ
スが切り替わる。そして、カラムアドレス生成カウンタ
５がオーバフローを起こしたとき、すなわち、全メモリ
セルに対して再書込みが施されると通常のメモリリフレ
ッシュ動作にもどる。
【００１５】図１に示すメモリ９は例として再書込みア
ドレスとしてロウ、カラムそれぞれ１０ビットあるた
め、２20回の再書込み付きメモリリフレッシュ動作後、
通常のメモリリフレッシュ動作に戻ることとなる。
ドレスとしてロウ、カラムそれぞれ１０ビットあるた
め、２20回の再書込み付きメモリリフレッシュ動作後、
通常のメモリリフレッシュ動作に戻ることとなる。
【００１６】
【発明の効果】本発明のメモリ制御システムは、リフレ
ッシュ制御回路をリフレッシュ再書込み制御回路に変更
することにより、１ビットエラー検出後、全メモリセル
に対して再書込みを行うことができるため、読み出した
アドレス以外にもソフトエラーによる１ビットエラー発
生していてもそのアドレスが読み出される前に訂正され
る確率を向上できるとともにアクセス頻度の低いアドレ
スの２ビットエラーとなる確立も低減できるのでメモリ
の信頼性を向上できるという効果がある。
ッシュ制御回路をリフレッシュ再書込み制御回路に変更
することにより、１ビットエラー検出後、全メモリセル
に対して再書込みを行うことができるため、読み出した
アドレス以外にもソフトエラーによる１ビットエラー発
生していてもそのアドレスが読み出される前に訂正され
る確率を向上できるとともにアクセス頻度の低いアドレ
スの２ビットエラーとなる確立も低減できるのでメモリ
の信頼性を向上できるという効果がある。
【図１】本発明の一実施例を示すシステム構成図であ
る。
る。
１ アドレスバス ２ データバス ３ メモリアクセス制御回路 ４ ロウアドレス生成カウンタ ５ カラムアドレス生成カウンタ ６ アドレスセレクタ ７ リフレッシュ／再書込み制御回路 ８ ＥＣＣ制御回路 ９ メモリ １０ アドレス生成カウンタ ａ １ビットエラー検出信号 ｂ ＥＣＣ制御信号 ｃ メモリ制御信号 ｄ メモリアクセス要求 ｅ メモリリフレッシュ／再書込み信号 ｆ アドレスセレクタ信号 ｇ リフレッシュ周期信号 ｈ カウンタリセット信号 ｉ メモリアドレス
Claims (3)
- 【請求項１】 メモリから読み出したデータにエラーが
発生した場合にエラー発生信号を出力するＥＣＣ付きメ
モリ回路におけるメモリ制御システムにおいて、 ＥＣＣ制御回路と、メモリリフレッシュ周期信号により
カウントアップされるカウンタからなるアドレス生成回
路と、前記アドレス生成回路で生成されたアドレスから
データを読み出しＥＣＣによって訂正されたデータを同
じアドレスに書き込むための再書込み動作をＣＰＵの介
入なしに自動的に行う機構と、通常のメモリリフレッシ
ュ動作と再書込み動作付きのメモリリフレッシュ動作を
切り替える機構を有し、 ＥＣＣ制御回路によってエラー検出信号が出力された場
合、次のメモリリフレッシュ動作から再書込み動作付き
のメモリリフレッシュ動作に切り替え、全メモリセルに
対して満遍なく再書込みが行われた後、通常のメモリリ
フレッシュ動作に戻るよう制御することを特徴とするメ
モリ制御システム。 - 【請求項２】 ＥＣＣ制御回路から１ビットエラー検出
信号が出力されたときにメモリリフレッシュ／再書込み
信号を発生してメモリの中のすべてのメモリセルについ
て読み出してエラーがあれば訂正した後に、なければそ
のまま再書込みを行うことを特徴とするメモリ制御シス
テム。 - 【請求項３】 リフレッシュ同期信号が供給されたとき
には同一のカラムアドレスで異なるすべてのロウアドレ
スで指示されるメモリセルに対してリフレッシュ動作を
行い、１ビットエラー検出信号が供給されたときには、
異なるカラムアドレスおよびロウアドレスで指示される
すべてのメモリセルに対してリフレッシュ動作を行うこ
とを特徴とするメモリ制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239476A JPH0689237A (ja) | 1992-09-08 | 1992-09-08 | メモリ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239476A JPH0689237A (ja) | 1992-09-08 | 1992-09-08 | メモリ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689237A true JPH0689237A (ja) | 1994-03-29 |
Family
ID=17045344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239476A Withdrawn JPH0689237A (ja) | 1992-09-08 | 1992-09-08 | メモリ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689237A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990032660A (ko) * | 1997-10-20 | 1999-05-15 | 김영환 | 시스템 메모리 제어장치 |
| JP2005302250A (ja) * | 2004-03-19 | 2005-10-27 | Sony Corp | 半導体装置 |
-
1992
- 1992-09-08 JP JP4239476A patent/JPH0689237A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990032660A (ko) * | 1997-10-20 | 1999-05-15 | 김영환 | 시스템 메모리 제어장치 |
| JP2005302250A (ja) * | 2004-03-19 | 2005-10-27 | Sony Corp | 半導体装置 |
| JP4569182B2 (ja) * | 2004-03-19 | 2010-10-27 | ソニー株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |