JPS59130481A - シヨツトキゲ−ト電界効果トランジスタ - Google Patents
シヨツトキゲ−ト電界効果トランジスタInfo
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- JPS59130481A JPS59130481A JP602683A JP602683A JPS59130481A JP S59130481 A JPS59130481 A JP S59130481A JP 602683 A JP602683 A JP 602683A JP 602683 A JP602683 A JP 602683A JP S59130481 A JPS59130481 A JP S59130481A
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- 230000005669 field effect Effects 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract description 9
- 238000005468 ion implantation Methods 0.000 abstract description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 5
- 239000002184 metal Substances 0.000 abstract description 5
- 238000000137 annealing Methods 0.000 abstract description 2
- 230000006866 deterioration Effects 0.000 abstract description 2
- 239000012299 nitrogen atmosphere Substances 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 150000001875 compounds Chemical class 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ショットキゲート電界効果トランジスタに
関するものである。本発明は、材料について何ら制限さ
れるものでは７ｚ（、Ｓｉなどの単元素半導体あるいは
化合物半導体など広く一般の半導体材料に適用できるも
のであるが、以下半導体材料として、動作速度の大きい
利点をもつ化合物半導体のうちＧａＡｓを例にとって説
明する。
関するものである。本発明は、材料について何ら制限さ
れるものでは７ｚ（、Ｓｉなどの単元素半導体あるいは
化合物半導体など広く一般の半導体材料に適用できるも
のであるが、以下半導体材料として、動作速度の大きい
利点をもつ化合物半導体のうちＧａＡｓを例にとって説
明する。
従来のショットキゲート電界効果トランジスタの一般的
な構造は、第１図の断面図に例示するように、ＧａＡｓ
、などの半絶縁性半導体基板１１の表面にエピタキシア
ル成長や、イオン注入によって一様な厚さのｎ型動作層
１２を形成した後に、この動作層の表面にソース電極１
３、ドレイン電極１４ゲート電極１５を形成したもので
ある。
な構造は、第１図の断面図に例示するように、ＧａＡｓ
、などの半絶縁性半導体基板１１の表面にエピタキシア
ル成長や、イオン注入によって一様な厚さのｎ型動作層
１２を形成した後に、この動作層の表面にソース電極１
３、ドレイン電極１４ゲート電極１５を形成したもので
ある。
ソース電極１３、ドレイン電極１４・、ゲート電極１５
のうち、ソース電極およびドレイン電極の長さＬＳ、Ｌ
Ｄは一般に５μｍ以上のものであり、ソース電極１８お
よびドレイン電極１４がＦＥＴにおいて、基板上に占め
る面積はグー斗電極“１４に比して太きい。
のうち、ソース電極およびドレイン電極の長さＬＳ、Ｌ
Ｄは一般に５μｍ以上のものであり、ソース電極１８お
よびドレイン電極１４がＦＥＴにおいて、基板上に占め
る面積はグー斗電極“１４に比して太きい。
しかし、それらのオニミック接合部のうちで電極として
、有効νて機能している領域の寸法は、オーミック接合
長さＬｓ、ＬＤの数分の１以下であり、したがって、一
般に上述の大きさのオーミック電極をもつショットキゲ
ート電界効果トランジスタではデバイスの機能上不用な
オーミック接合部が含まれていることになる。
、有効νて機能している領域の寸法は、オーミック接合
長さＬｓ、ＬＤの数分の１以下であり、したがって、一
般に上述の大きさのオーミック電極をもつショットキゲ
ート電界効果トランジスタではデバイスの機能上不用な
オーミック接合部が含まれていることになる。
そこで、必要最小限のオーミック接合部を有するソース
電極およびドレイン電極を作成すれば、ＭＥＳＦＥＴの
機能をそこなうことなくＭＥＳＦＥＴの寸法を半分以下
に縮小できる。
電極およびドレイン電極を作成すれば、ＭＥＳＦＥＴの
機能をそこなうことなくＭＥＳＦＥＴの寸法を半分以下
に縮小できる。
ところが、Ｌ８またはＬＤ もしくはその双方を小さく
するだけでは、ソース電極断面積ｓ８ドレイン電極断面
積ＳＤが小さくなり、電極内部抵抗が増加してソース、
ドレイン内の電位勾配が増大して上記素子の特性が劣下
する。
するだけでは、ソース電極断面積ｓ８ドレイン電極断面
積ＳＤが小さくなり、電極内部抵抗が増加してソース、
ドレイン内の電位勾配が増大して上記素子の特性が劣下
する。
素子の微細化に伴ないこの様な欠点を解決するための方
法の一つとして、ソース電極およびドレイン電極の厚さ
ｄＳ、ｄｄを増やすことが実現されてきた。しかし、上
述した構造ではＬＳ、ＬＤの減少が必ずしも効果的に実
現されているとは限らない。
法の一つとして、ソース電極およびドレイン電極の厚さ
ｄＳ、ｄｄを増やすことが実現されてきた。しかし、上
述した構造ではＬＳ、ＬＤの減少が必ずしも効果的に実
現されているとは限らない。
例えば、電極の厚さを増加させると基板表面上の凹凸を
拡大することになり、製造プロセス上精度良く微細加工
を行うことが困難になる。つまり、従来の方法によれば
、上記のソース電極およびドレイン電極の厚さ、ｄｓ’
ｄｄの制限から、ソース電極長さＬ８．ドレイン電極
長さＬｄはソース電極内抵抗ドレイン電極内抵ｂ′Ｃを
増加させない条件ではＳｓ／ｄｓ≦Ｌｓ 、 Ｓａ
／ｄａ≦Ｌｄである必要があり、そのため一般的にＬ８
．Ｌｄ は５μｍ程度となる欠点を持っている。
拡大することになり、製造プロセス上精度良く微細加工
を行うことが困難になる。つまり、従来の方法によれば
、上記のソース電極およびドレイン電極の厚さ、ｄｓ’
ｄｄの制限から、ソース電極長さＬ８．ドレイン電極
長さＬｄはソース電極内抵抗ドレイン電極内抵ｂ′Ｃを
増加させない条件ではＳｓ／ｄｓ≦Ｌｓ 、 Ｓａ
／ｄａ≦Ｌｄである必要があり、そのため一般的にＬ８
．Ｌｄ は５μｍ程度となる欠点を持っている。
本発明は上記の従来構造の欠点を解決する新たなＭＥ
Ｓ Ｆ ＥＴ溝構造提起するものである。
Ｓ Ｆ ＥＴ溝構造提起するものである。
本発明を以下図面比もとづいて説明する。
本発明のＭＥＳＦＥＴの一例は第２図に示す如きもので
ある。第２図は半導体基板２１上に形成した動作層２２
０両端に接して別の動作層を形成しソース電極２３およ
びドレイン電極２４の少なくとも一方を基板表面より深
い位置に設け、動作層２７の深さ方向にオーミック接触
領域を形成したＭＥＳＦＥＴである。ここで２５はゲー
ト電極である。
ある。第２図は半導体基板２１上に形成した動作層２２
０両端に接して別の動作層を形成しソース電極２３およ
びドレイン電極２４の少なくとも一方を基板表面より深
い位置に設け、動作層２７の深さ方向にオーミック接触
領域を形成したＭＥＳＦＥＴである。ここで２５はゲー
ト電極である。
本発明はショットキゲート電界効果トランジスタが動作
するのに必要なオーミック接合部を深さ方向に厚い電極
として、形成することによって、基板表面の電極による
凹凸を増大させることなしに占有面積の小さいＦＥＴを
形成できる構造であることが本質的要素である。
するのに必要なオーミック接合部を深さ方向に厚い電極
として、形成することによって、基板表面の電極による
凹凸を増大させることなしに占有面積の小さいＦＥＴを
形成できる構造であることが本質的要素である。
以下図面に基づいて本発明をより詳細に説明する。
上記のオーミック電極構造を有するショットキゲート電
界効果トランジスタを製造する手順の一例を第３図にて
示す。
界効果トランジスタを製造する手順の一例を第３図にて
示す。
例えば、基板材料として、Ｃｒドープの半絶縁性ＧａＡ
ｓ基板３１を用いる。まず基板上に、レジストパターン
をマスクにして、位置合せに用いるメサマークをエツチ
ングする。（同図（ａ））メサマークを形成した後に、
例えばレジストをマスクにしてイオン注入を行い、所望
の位置に一様な厚みの動作層３２を形成する。（同図（
ｂ））この動作層のキャリア濃度および動作層の厚みは
、所望のピンチオフ電圧を実現する値に選択される。
ｓ基板３１を用いる。まず基板上に、レジストパターン
をマスクにして、位置合せに用いるメサマークをエツチ
ングする。（同図（ａ））メサマークを形成した後に、
例えばレジストをマスクにしてイオン注入を行い、所望
の位置に一様な厚みの動作層３２を形成する。（同図（
ｂ））この動作層のキャリア濃度および動作層の厚みは
、所望のピンチオフ電圧を実現する値に選択される。
例えば、ピッチオフ電圧０．２Ｖを実現するために、キ
ャリア濃度１０”ａｎ”厚み０．１μｍ程度の動作層が
必要なことから、Ｓｉ＋イオンを注入エネルギー１ｉ０
ＫｅＶ注入量２ＸｌＯ”’ド−ズ／ｃｍ”（ただし、活
性率を１００％とする）に選択してイオン注入を行なう
。
ャリア濃度１０”ａｎ”厚み０．１μｍ程度の動作層が
必要なことから、Ｓｉ＋イオンを注入エネルギー１ｉ０
ＫｅＶ注入量２ＸｌＯ”’ド−ズ／ｃｍ”（ただし、活
性率を１００％とする）に選択してイオン注入を行なう
。
動作層をイオン注にに上り形成した後、次いでソース電
極ドレイン電極を形成するべき動作層両端の所望の位置
のエツチングをレジストをマスクにして行なって溝３６
を形成する。（同図（Ｃ））エツチングの方法としては
、湿式法と軟式法が共に可能であるが、ここでは、簡単
なＨＦ系エッチャントを用いる湿式法でエツチングを行
なうことにした。エツチングの深さは所望する深さ方向
の動作層の寸法や、電極部分の電気抵抗を充分小さくす
るためにここでは例えば、深さ方向に１μｍ以上の動作
層と接続する導電層３７を形成し、ソースならびにドレ
イン各電極９寸法を長さ１．５μｍ厚さ３μｍとすると
して、深さ３μｍ長さ１．５μｍの溝をエツチングによ
って形成することにする。
極ドレイン電極を形成するべき動作層両端の所望の位置
のエツチングをレジストをマスクにして行なって溝３６
を形成する。（同図（Ｃ））エツチングの方法としては
、湿式法と軟式法が共に可能であるが、ここでは、簡単
なＨＦ系エッチャントを用いる湿式法でエツチングを行
なうことにした。エツチングの深さは所望する深さ方向
の動作層の寸法や、電極部分の電気抵抗を充分小さくす
るためにここでは例えば、深さ方向に１μｍ以上の動作
層と接続する導電層３７を形成し、ソースならびにドレ
イン各電極９寸法を長さ１．５μｍ厚さ３μｍとすると
して、深さ３μｍ長さ１．５μｍの溝をエツチングによ
って形成することにする。
次にエツチングに用いたレジストをマスクにして、斜め
方向からイオン注入を行ない（同図（ｄ））これによっ
てエツチングで形成した溝の側面に前述の動作層に連続
して導電層３７を形成することができる。
方向からイオン注入を行ない（同図（ｄ））これによっ
てエツチングで形成した溝の側面に前述の動作層に連続
して導電層３７を形成することができる。
導電層を形成した後、引続きオーミック金属をリフトオ
フする。例えば、ＡａＧｅ Ｎｉ合金をレジストをマス
クにして蒸着した後、余分な蒸着膜を取り除く。そして
、４．００°Ｃで５分間Ｎ２雰囲気でアニールを行ない
、オーミックコンタクト３３，３４．を形成する。（同
図（ｅ）） オーミックコンタクトが形成されれば、後はソース・ド
レインの電極抵抗をデバイスの動作特性上必要な値まで
下げるために、所望の厚みにまで上部金属３８を蒸着す
る。（同図（ｆ））この場合例えば一般に用いられてい
るソース長５μｍ厚さ１μｍの電極と同等の電気抵抗を
有するように、３μｍ厚にまでＡｔの蒸着を行なう。
フする。例えば、ＡａＧｅ Ｎｉ合金をレジストをマス
クにして蒸着した後、余分な蒸着膜を取り除く。そして
、４．００°Ｃで５分間Ｎ２雰囲気でアニールを行ない
、オーミックコンタクト３３，３４．を形成する。（同
図（ｅ）） オーミックコンタクトが形成されれば、後はソース・ド
レインの電極抵抗をデバイスの動作特性上必要な値まで
下げるために、所望の厚みにまで上部金属３８を蒸着す
る。（同図（ｆ））この場合例えば一般に用いられてい
るソース長５μｍ厚さ１μｍの電極と同等の電気抵抗を
有するように、３μｍ厚にまでＡｔの蒸着を行なう。
以上の様にして、オーミック金属を形成した後ゲート電
極３５の蒸着を行ない。配線をした上で、ショットキゲ
ート電界効果トランジスタを作製する。（同図（ｆ）） 以上、基板に垂直方向にオーミック接合部を有するショ
ットキゲート電界効果トランジスタの一例および、その
作製手順を示した。しかし、本発明は、ただ動作層なら
びにオーミックコンタクトの一部が基板深さ方向に形成
されていることにその特色を有するものであり、上記の
実施例で示した構造に何ら制限されるものではない。
極３５の蒸着を行ない。配線をした上で、ショットキゲ
ート電界効果トランジスタを作製する。（同図（ｆ）） 以上、基板に垂直方向にオーミック接合部を有するショ
ットキゲート電界効果トランジスタの一例および、その
作製手順を示した。しかし、本発明は、ただ動作層なら
びにオーミックコンタクトの一部が基板深さ方向に形成
されていることにその特色を有するものであり、上記の
実施例で示した構造に何ら制限されるものではない。
以」−１垂直方向にエツチングを行ない。ソース電極と
ドレイン電極の双方が、基板に垂直方向のオーミックコ
ンタクトを形成している実施例を示したが、その他ソー
ス電極とドレイン電極のどちらか一方のオーミックコン
タクトを基板の深さ方向に形成する構造場合も考えられ
、とくにソース電極のオーミックコンタクト部だけが基
板表面上り深い部分に動作層に接続する導電層ならびに
、オーミンクコンタクトを・形成している場合を考えた
方が、実用的であり、また、オーミックコンタクトに溝
の側面としてンサエッチング面を利用することは、電極
の占有面積が増加する反面斜めイオン注入や側面への蒸
着等プロセス上有利であることを付言する。
ドレイン電極の双方が、基板に垂直方向のオーミックコ
ンタクトを形成している実施例を示したが、その他ソー
ス電極とドレイン電極のどちらか一方のオーミックコン
タクトを基板の深さ方向に形成する構造場合も考えられ
、とくにソース電極のオーミックコンタクト部だけが基
板表面上り深い部分に動作層に接続する導電層ならびに
、オーミンクコンタクトを・形成している場合を考えた
方が、実用的であり、また、オーミックコンタクトに溝
の側面としてンサエッチング面を利用することは、電極
の占有面積が増加する反面斜めイオン注入や側面への蒸
着等プロセス上有利であることを付言する。
この場合の構造を第４・図に示した。図において４・１
はＧａＡｓ基板、４２しよ動作層、４．３はソース電極
４４はドレイン電極、４５はゲート電極である。
はＧａＡｓ基板、４２しよ動作層、４．３はソース電極
４４はドレイン電極、４５はゲート電極である。
以上述べた如く、本発明によれば、ショゾトキゲート電
界効果ｌ・ランジスクが動作するに必要なオーミック接
合部を深さ方向に厚い電極として形成することによって
基板表面の電極による凹凸を増大させることなしに占有
面積の小上りＦＥＴ構造が形成でき、動作速度が速く、
素子特性の・劣化しないＭＥＳＦＥＴが出来る。
界効果ｌ・ランジスクが動作するに必要なオーミック接
合部を深さ方向に厚い電極として形成することによって
基板表面の電極による凹凸を増大させることなしに占有
面積の小上りＦＥＴ構造が形成でき、動作速度が速く、
素子特性の・劣化しないＭＥＳＦＥＴが出来る。
以上の実施例では半導体結晶としてＧａＡｓを使用する
場合を例示したが、必要に応じてＩｎＰその他の用−■
族化合物半導体やＳｉ等任意の半導体を使用することが
できる。
場合を例示したが、必要に応じてＩｎＰその他の用−■
族化合物半導体やＳｉ等任意の半導体を使用することが
できる。
芒らに、実施例では単体のショソ）・キゲート電界効果
トランジスタを示したが、この形式のデバイスを使用す
る集積回路や、 ＬＳＩおよびＶＬＳＩに本発明を応用
できることはもちろんのことであり、高集積化を進める
にしたがって、本発明の効果がより有効に機能すること
は明らかである。
トランジスタを示したが、この形式のデバイスを使用す
る集積回路や、 ＬＳＩおよびＶＬＳＩに本発明を応用
できることはもちろんのことであり、高集積化を進める
にしたがって、本発明の効果がより有効に機能すること
は明らかである。
第１図は、従来構造のＭＥ Ｓ Ｆ ＥＴを示す略図、
第２図は実施例、第３図は本発明のＭＥ Ｓ Ｆ ＥＴ
の作成方法の一例を説明するための処理工程図ならびに
第４・図は本発明の応用例である。
第２図は実施例、第３図は本発明のＭＥ Ｓ Ｆ ＥＴ
の作成方法の一例を説明するための処理工程図ならびに
第４・図は本発明の応用例である。
Claims (1)
- 半導体基板」二に形成された半導体活性層を有するショ
ットキゲ−１・電界効果ｌ・ランジスタにおいて、ソー
ス電極またはドレイン電極の少なくとも一方が基板表面
より深い位置に形成されてあ・す、オーミックコンタク
ト領域の一部が動作層の深さ方向に形成されていること
を特徴とするショットキゲート電界効果トランジスタ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP602683A JPS59130481A (ja) | 1983-01-17 | 1983-01-17 | シヨツトキゲ−ト電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP602683A JPS59130481A (ja) | 1983-01-17 | 1983-01-17 | シヨツトキゲ−ト電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59130481A true JPS59130481A (ja) | 1984-07-27 |
Family
ID=11627163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP602683A Pending JPS59130481A (ja) | 1983-01-17 | 1983-01-17 | シヨツトキゲ−ト電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59130481A (ja) |
-
1983
- 1983-01-17 JP JP602683A patent/JPS59130481A/ja active Pending
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