JPH0691264B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0691264B2 JPH0691264B2 JP59171773A JP17177384A JPH0691264B2 JP H0691264 B2 JPH0691264 B2 JP H0691264B2 JP 59171773 A JP59171773 A JP 59171773A JP 17177384 A JP17177384 A JP 17177384A JP H0691264 B2 JPH0691264 B2 JP H0691264B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特に接合形電界効果トランジスタ
にかかり、相補形回路をｎチャネルショットキバリア形
電界効果トランジスタとともに構成するｐチャネル電界
効果トランジスタに適する製造方法に関する。
にかかり、相補形回路をｎチャネルショットキバリア形
電界効果トランジスタとともに構成するｐチャネル電界
効果トランジスタに適する製造方法に関する。
マイクロエレクトロニクスは現代産業進展の基盤とな
り、また社会的にも大きな効果を与えている。現在この
マイクロエレクトロニクスの主役はシリコン（Si）集積
回路装置であるが、相補形MOS（CMOS）回路によって低
消費電力化に大きい効果が得られている。
り、また社会的にも大きな効果を与えている。現在この
マイクロエレクトロニクスの主役はシリコン（Si）集積
回路装置であるが、相補形MOS（CMOS）回路によって低
消費電力化に大きい効果が得られている。
他方シリコンの物性に基づく限界をこえる高速化を実現
するために、電子移動度が大きい砒化ガリウム（GaAs）
などの化合物半導体を用いる半導体装置が開発されてい
るが従来ｎチャネル形に限られている。
するために、電子移動度が大きい砒化ガリウム（GaAs）
などの化合物半導体を用いる半導体装置が開発されてい
るが従来ｎチャネル形に限られている。
しかしながらこの化合物半導体装置についても相補形回
路を構成して、消費電力を低減することが要望されてい
る。
路を構成して、消費電力を低減することが要望されてい
る。
定常状態では原理的に電力を消費しないために低消費電
力化の効果が大きい相補形回路の一例として、CMOSイン
バータは第２図（ａ）に示す回路図で表わされる。
力化の効果が大きい相補形回路の一例として、CMOSイン
バータは第２図（ａ）に示す回路図で表わされる。
図において、T1及びT2は互に反対極性で動作するエンハ
ンスメントモードのMOS電界効果トランジスタ（MOS FE
T）であり、例えばドライバT1をｎチャネル，負荷T2を
ｐチャネルとする。
ンスメントモードのMOS電界効果トランジスタ（MOS FE
T）であり、例えばドライバT1をｎチャネル，負荷T2を
ｐチャネルとする。
この回路で入力電圧VINを充分低くすれば負荷T2がオ
ン，ドライバT1がオフとなって出力電圧VOUTはVDDにほ
ぼ等しい高電圧となり、また入力電圧VINを充分高くす
れば、ドライバT1がオン，負荷T2がオフとなって出力電
圧VOUTはVSSにほぼ等しい低電圧となる。これら二つの
状態にあるときには殆んど電流が流れず、ただ状態を遷
移するときのみ両MOSFETT1及びT2がオン状態となり電流
が流れる。
ン，ドライバT1がオフとなって出力電圧VOUTはVDDにほ
ぼ等しい高電圧となり、また入力電圧VINを充分高くす
れば、ドライバT1がオン，負荷T2がオフとなって出力電
圧VOUTはVSSにほぼ等しい低電圧となる。これら二つの
状態にあるときには殆んど電流が流れず、ただ状態を遷
移するときのみ両MOSFETT1及びT2がオン状態となり電流
が流れる。
相補形回路は上述の如く、静的電力消費が非常に少ない
こと、消費電力・動作時間積が小さいことに加えて雑音
余裕が大きいことなどの利点を有して、現在Si半導体装
置に広く用いられているが、これを構成するには例えば
第２図（ｂ）に側断面を示す構造が行なわれている。
こと、消費電力・動作時間積が小さいことに加えて雑音
余裕が大きいことなどの利点を有して、現在Si半導体装
置に広く用いられているが、これを構成するには例えば
第２図（ｂ）に側断面を示す構造が行なわれている。
図において、31はｎ型Si基板であり、フイールド酸化膜
32によってｎチャネル及びｐチャネルFETの領域が画定
されていて、ｎチャネルFETの領域にはp-型ウエル層33,
n+型ソース及びドレイン領域34及びp+チャネルカット35
が、またｐチャネルFETの領域にはp+型ソース及びドレ
イン領域36及びn+型チャネルカット37がそれぞれ形成さ
れている。
32によってｎチャネル及びｐチャネルFETの領域が画定
されていて、ｎチャネルFETの領域にはp-型ウエル層33,
n+型ソース及びドレイン領域34及びp+チャネルカット35
が、またｐチャネルFETの領域にはp+型ソース及びドレ
イン領域36及びn+型チャネルカット37がそれぞれ形成さ
れている。
またSi基板31上にゲート酸化膜38を介してゲート電極39
がそれぞれ設けられ、各ソース及びドレイン領域34及び
36並びにゲート電極39に、絶縁膜40を介して金属配線41
が配設される。
がそれぞれ設けられ、各ソース及びドレイン領域34及び
36並びにゲート電極39に、絶縁膜40を介して金属配線41
が配設される。
他方化合物半導体トランジスタとしては、その製造工程
が簡単であるなどの理由によって電界効果トランジスタ
の開発が先行しているが、Si電界効果トランジスタとし
て通常行なわれているMOS乃至MIS形は表面準位等によっ
て実現困難であって、ショットキバリア形及び接合形の
開発が進められており、特に構造が最も簡単なショット
キバリア形が最も普通に行なわれている。
が簡単であるなどの理由によって電界効果トランジスタ
の開発が先行しているが、Si電界効果トランジスタとし
て通常行なわれているMOS乃至MIS形は表面準位等によっ
て実現困難であって、ショットキバリア形及び接合形の
開発が進められており、特に構造が最も簡単なショット
キバリア形が最も普通に行なわれている。
トランジスタに化合物半導体を用いる第１の理由は、そ
の電子移動度が例えばGaAsではSiの６倍程度と大きく、
かつ飽和ドリフト速度も大きいために、Si以上の高速化
が可能となることにある。しかしながら化合物半導体の
正孔の移動度は電子より大幅に小さく、例えばGaAsでは
Siよりも小である。従って従来化合物半導体電界効果ト
ランジスタは殆んどｎチャネル形に限られている。特に
ショットキバリア形ではｐ型半導体のバリア高さがｎ型
半導体より小であるために、ｐチャネル形はますます魅
力を失っている。
の電子移動度が例えばGaAsではSiの６倍程度と大きく、
かつ飽和ドリフト速度も大きいために、Si以上の高速化
が可能となることにある。しかしながら化合物半導体の
正孔の移動度は電子より大幅に小さく、例えばGaAsでは
Siよりも小である。従って従来化合物半導体電界効果ト
ランジスタは殆んどｎチャネル形に限られている。特に
ショットキバリア形ではｐ型半導体のバリア高さがｎ型
半導体より小であるために、ｐチャネル形はますます魅
力を失っている。
化合物半導体装置は上述の如き状況にあるが、そのエネ
ルギーの低減を推進するためには相補形回路を実現する
ことが必要である。
ルギーの低減を推進するためには相補形回路を実現する
ことが必要である。
なお相補形回路のｎチャネル素子は構造が最も簡単であ
りかつ技術的蓄積が多いショットキバリア形とし、ｐチ
ャネル素子は接合形とすることが望ましく、その最適の
構造を開発することが必要である。
りかつ技術的蓄積が多いショットキバリア形とし、ｐチ
ャネル素子は接合形とすることが望ましく、その最適の
構造を開発することが必要である。
前記問題点は、ｐチャネル接合形電界効果トランジスタ
とｎチャネルショットキバリア形電界効果トランジスタ
とを組み合わせて相補型の構造を有する半導体装置の製
造方法であって、 半絶縁性化合物半導体基板上にｐ型の第１の化合物半導
体層と、該ｐ型の第１の化合物半導体層に接合するｎ型
の第２の化合物半導体層とを積層する工程と、 該ｐチャネル接合形電界効果トランジスタ形成領域上の
該ｎ型の第２の化合物半導体層に該ｎ型の第２の化合物
半導体層とオーミック接触するｐチャネルのゲート電極
を形成する工程と、 該ｎチャネルショットキバリア形電界効果トランジスタ
形成領域上の該ｎ型の第２の化合物半導体層に該ｎ型の
第２の化合物半導体層とショットキー接触するゲート電
極を形成する工程と、 該ｐチャネル接合形電界効果トランジスタ形成領域上の
該ｎ型の第２の化合物半導体層を該ゲート電極に整合し
てパターニングする工程と、 該ｐチャネル接合形電界効果トランジスタ形成領域上の
該ゲート電極を挟んで両側に該ｐ型の第１の半導体層よ
り高不純物濃度のｐ型の領域を該半絶縁性基板に達する
ように形成して該ｐチャネル接合形電界効果トランジス
タのソース及びドレイン領域とする工程と、 該ｎチャネルのゲート電極を挟んで両側に該ｎ型の第２
の半導体層より高不純物濃度のｎ型の領域が該半絶縁性
基板に達するように形成して該ｎチャネルショットキー
バリア形電界効果トランジスタのソース及びドレイン領
域とする工程とを含む本発明による半導体装置の製造方
法より解決される。
とｎチャネルショットキバリア形電界効果トランジスタ
とを組み合わせて相補型の構造を有する半導体装置の製
造方法であって、 半絶縁性化合物半導体基板上にｐ型の第１の化合物半導
体層と、該ｐ型の第１の化合物半導体層に接合するｎ型
の第２の化合物半導体層とを積層する工程と、 該ｐチャネル接合形電界効果トランジスタ形成領域上の
該ｎ型の第２の化合物半導体層に該ｎ型の第２の化合物
半導体層とオーミック接触するｐチャネルのゲート電極
を形成する工程と、 該ｎチャネルショットキバリア形電界効果トランジスタ
形成領域上の該ｎ型の第２の化合物半導体層に該ｎ型の
第２の化合物半導体層とショットキー接触するゲート電
極を形成する工程と、 該ｐチャネル接合形電界効果トランジスタ形成領域上の
該ｎ型の第２の化合物半導体層を該ゲート電極に整合し
てパターニングする工程と、 該ｐチャネル接合形電界効果トランジスタ形成領域上の
該ゲート電極を挟んで両側に該ｐ型の第１の半導体層よ
り高不純物濃度のｐ型の領域を該半絶縁性基板に達する
ように形成して該ｐチャネル接合形電界効果トランジス
タのソース及びドレイン領域とする工程と、 該ｎチャネルのゲート電極を挟んで両側に該ｎ型の第２
の半導体層より高不純物濃度のｎ型の領域が該半絶縁性
基板に達するように形成して該ｎチャネルショットキー
バリア形電界効果トランジスタのソース及びドレイン領
域とする工程とを含む本発明による半導体装置の製造方
法より解決される。
本発明による半導体装置の製造方法は、第１導電型特に
ｐ型の第１の半導体層の上面に接して、第２の導電型特
にｎ型の第２の半導体層が設けられた半導体基体を用い
る。
ｐ型の第１の半導体層の上面に接して、第２の導電型特
にｎ型の第２の半導体層が設けられた半導体基体を用い
る。
第２の半導体層にオーミック接触するゲート電極を設
け、ゲート電極をマスクとして第２の半導体層をパター
ニングして、pn接合領域を画定する。次いで、ゲート電
極をマスクとするイオン注入方法等によって第１の半導
体層に第１導電型の高不純物濃度領域をゲート電極に位
置を整合して形成する。
け、ゲート電極をマスクとして第２の半導体層をパター
ニングして、pn接合領域を画定する。次いで、ゲート電
極をマスクとするイオン注入方法等によって第１の半導
体層に第１導電型の高不純物濃度領域をゲート電極に位
置を整合して形成する。
上述の構造において、第１の半導体層のpn接合下の領域
がチャネル、高不純物濃度領域がソース及びドレインと
なり、pn接合によってチャネル領域に形成される空乏層
をゲート電極に印加する電圧で制御することによって、
チャネルのインピーダンス制御が行なわれる接合形電界
効果トランジスタが実現される。
がチャネル、高不純物濃度領域がソース及びドレインと
なり、pn接合によってチャネル領域に形成される空乏層
をゲート電極に印加する電圧で制御することによって、
チャネルのインピーダンス制御が行なわれる接合形電界
効果トランジスタが実現される。
なお本半導体基体は、第２の半導体層にショットキ接触
する他のゲート電極並びにオーミック接触するソース及
びドレイン電極を設けることによって、前記接合形電界
効果トランジスタとは導電型が反対のチャネルを有する
ショットキバリア形電界効果トランジスタを容易に形成
することができ、両者を組合わせて相補形回路を構成す
ることができる。
する他のゲート電極並びにオーミック接触するソース及
びドレイン電極を設けることによって、前記接合形電界
効果トランジスタとは導電型が反対のチャネルを有する
ショットキバリア形電界効果トランジスタを容易に形成
することができ、両者を組合わせて相補形回路を構成す
ることができる。
本発明による接合形電界効果トランジスタは、接合容量
が小さくかつソース抵抗も低減されて高い動作速度が得
られ、相補形回路のｐチャネル素子としてｎチャネルの
ショットキバリア形電界効果トランジスタに組合わせる
のに最適の特性を有する。
が小さくかつソース抵抗も低減されて高い動作速度が得
られ、相補形回路のｐチャネル素子としてｎチャネルの
ショットキバリア形電界効果トランジスタに組合わせる
のに最適の特性を有する。
以下本発明を実施例により具体的に説明する。第１図は
本発明を相補形回路に適用した実施例の工程順断面図で
あり、図の右側にｐ−chと表示する領域が本発明による
ｐチャネル接合形電界効果トランジスタ、左側にｎ−ch
と表示する領域がｎチャネルショットキバリア形電界効
果トランジスタを表わす。
本発明を相補形回路に適用した実施例の工程順断面図で
あり、図の右側にｐ−chと表示する領域が本発明による
ｐチャネル接合形電界効果トランジスタ、左側にｎ−ch
と表示する領域がｎチャネルショットキバリア形電界効
果トランジスタを表わす。
第１図（ａ）参照 半絶縁性GaAs基板１上に、例えば不純物濃度が１×1017
cm-3程度のｐ型GaAs層２を厚さ例えば0.2μｍ程度に、
次いで例えば不純物濃度が５×1017cm-3程度のｎ型GaAs
層３を厚さ例えば0.05μｍ程度に順次エピタキシャル成
長する。
cm-3程度のｐ型GaAs層２を厚さ例えば0.2μｍ程度に、
次いで例えば不純物濃度が５×1017cm-3程度のｎ型GaAs
層３を厚さ例えば0.05μｍ程度に順次エピタキシャル成
長する。
次いでｐチャネルのゲート電極４とｎチャネルのゲート
電極５とをそれぞれ配設する。ｐチャネルのゲート電極
４は、ｎ型GaAs層３との間にオーミック接触させるため
に例えば厚さ20nm程度のゲルマニウム（Ge）層4aを介し
て、例えばタングステンシリサイド（WSi）層4bを設け
る。又ｎチャネルのゲート電極５は、ｎ型GaAs層３との
間にショットキ接触させるために、直接例えばWSiで形
成する。
電極５とをそれぞれ配設する。ｐチャネルのゲート電極
４は、ｎ型GaAs層３との間にオーミック接触させるため
に例えば厚さ20nm程度のゲルマニウム（Ge）層4aを介し
て、例えばタングステンシリサイド（WSi）層4bを設け
る。又ｎチャネルのゲート電極５は、ｎ型GaAs層３との
間にショットキ接触させるために、直接例えばWSiで形
成する。
第１図（ｂ）参照 ｐチャネルの接合形電界効果トランジスタ形成領域のｎ
型GaAs層３を、ゲート電極４をマスクとして選択的に除
去する。この処理によりゲート電極４下に残されるｎ型
GaAs層3Aによってpn接合が画定される。
型GaAs層３を、ゲート電極４をマスクとして選択的に除
去する。この処理によりゲート電極４下に残されるｎ型
GaAs層3Aによってpn接合が画定される。
第１図（ｃ）参照 ｐチャネル及びｎチャネル両トランジスタ素子のソース
及びドレイン領域６及び７にそれぞれ不純物を導入す
る。
及びドレイン領域６及び７にそれぞれ不純物を導入す
る。
ｐチャネル素子については、アクセプタ不純物、例えば
マグネシウム（Mg），亜鉛（Zn）或いはベリリウム（B
e）を、ドーズ量１×1015cm-2程度に、またｎチャネル
素子については、ドナー不純物、例えばシリコン（Si）
をドーズ量１×1013cm-2程度にそれぞれイオン注入し
て、活性化熱処理を行なう。
マグネシウム（Mg），亜鉛（Zn）或いはベリリウム（B
e）を、ドーズ量１×1015cm-2程度に、またｎチャネル
素子については、ドナー不純物、例えばシリコン（Si）
をドーズ量１×1013cm-2程度にそれぞれイオン注入し
て、活性化熱処理を行なう。
この結果、ｐチャネル素子のソース及びドレイン領域６
は１×1019cm-3,nチャネルのソース及びドレイン領域７
は１×1019cm-3程度の最高不純物濃度となる。
は１×1019cm-3,nチャネルのソース及びドレイン領域７
は１×1019cm-3程度の最高不純物濃度となる。
第１図（ｄ）参照 素子間分離領域８を酸素イオン（O+），プロトン（H+）
等のイオン注入によって形成する。
等のイオン注入によって形成する。
絶縁膜９を設けて、ソース及びドレイン電極を配設す
る。ｐチャネル素子のソース及びドレイン電極10は例え
ば金／亜鉛（Au/Zn）を用い、ｎチャネル素子のソース
及びドレイン電極11は例えば金ゲルマニウム／金（AuGe
/Au）を用いて従来技術によって形成することができ
る。
る。ｐチャネル素子のソース及びドレイン電極10は例え
ば金／亜鉛（Au/Zn）を用い、ｎチャネル素子のソース
及びドレイン電極11は例えば金ゲルマニウム／金（AuGe
/Au）を用いて従来技術によって形成することができ
る。
以上説明した如く本発明によれば、接合容量及び寄生抵
抗が小さく高速度の接合形電界効果トランジスタを提供
することができる。
抗が小さく高速度の接合形電界効果トランジスタを提供
することができる。
更に本発明の接合形電界効果トランジスタはショットキ
バリア形電界効果トランジスタと同一半導体基体上に形
成することが容易であって、ｎチャネルショットキバリ
ア形電界効果トランジスタに組合わせて相補形回路を構
成するｐチャネル電界効果トランジスタとして、ゲート
耐圧の確保が困難であるｐチャネルショットキバリア形
以上の効果が得られ、化合物半導体装置のエネルギー低
減に寄与することができる。
バリア形電界効果トランジスタと同一半導体基体上に形
成することが容易であって、ｎチャネルショットキバリ
ア形電界効果トランジスタに組合わせて相補形回路を構
成するｐチャネル電界効果トランジスタとして、ゲート
耐圧の確保が困難であるｐチャネルショットキバリア形
以上の効果が得られ、化合物半導体装置のエネルギー低
減に寄与することができる。
第１図は本発明の実施例を示す工程順断面図、 第２図（ａ）は相補形インバータの回路図、 第２図（ｂ）はCMOS構造の従来例を示す断面図である。 図において、 １は半絶縁性GaAs基板、２はｐ型GaAs層、３及び3Aはｎ
型GaAs層、４はオーミック接触するゲート電極、５はシ
ョットキ接触するゲート電極、、６はｐ型ソース及びド
レイン領域、７はｎ型ソース及びドレイン領域、８は素
子間分離領域、９は絶縁膜、10及び11はソース及びドレ
イン電極を示す。
型GaAs層、４はオーミック接触するゲート電極、５はシ
ョットキ接触するゲート電極、、６はｐ型ソース及びド
レイン領域、７はｎ型ソース及びドレイン領域、８は素
子間分離領域、９は絶縁膜、10及び11はソース及びドレ
イン電極を示す。
Claims (1)
- 【請求項１】ｐチャネル接合形電界効果トランジスタと
ｎチャネルショットキバリア形電界効果トランジスタと
を組み合わせて相補型の構造を有する半導体装置の製造
方法であって、 半絶縁性化合物半導体基板（１）上にｐ型の第１の化合
物半導体層（２）と該ｐ型の第１の化合物半導体層
（２）に接合するｎ型の第２の化合物半導体層（３）と
を積層する工程と、 該ｐチャネル接合形電界効果トランジスタ形成領域上の
該ｎ型の第２の化合物半導体層（３）に該ｎ型の第２の
化合物半導体層（３）とオーミック接触するｐチャネル
のゲート電極（４）を形成する工程と、 該ｎチャネルショットキバリア形電界効果トランジスタ
形成領域上の該ｎ型の第２の化合物半導体層（３）に該
ｎ型の第２の化合物半導体層（３）とショットキー接触
するゲート電極（５）を形成する工程と、 該ｐチャネル接合形電界効果トランジスタ形成領域上の
該ｎ型の第２の化合物半導体層（３）を該ゲート電極
（４）に整合してパターニングする工程と、 該ｐチャネル接合形電界効果トランジスタ形成領域上の
該ゲート電極（４）を挟んで両側に該ｐ型の第１の半導
体層（２）より高不純物濃度のｐ型の領域を該半絶縁性
基板（１）に達するように形成して該ｐチャネル接合形
電界効果トランジスタのソース及びドレイン領域（６）
とする工程と、 該ｎチャネルのゲート電極（５）を挟んで両側に該ｎ型
の第２の半導体層（３）より高不純物濃度のｎ型の領域
が該半絶縁性基板（１）に達するように形成して該ｎチ
ャネルショットキーバリア形電界効果トランジスタのソ
ース及びドレイン領域（７）とする工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171773A JPH0691264B2 (ja) | 1984-08-18 | 1984-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171773A JPH0691264B2 (ja) | 1984-08-18 | 1984-08-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6149479A JPS6149479A (ja) | 1986-03-11 |
| JPH0691264B2 true JPH0691264B2 (ja) | 1994-11-14 |
Family
ID=15929410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171773A Expired - Fee Related JPH0691264B2 (ja) | 1984-08-18 | 1984-08-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691264B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5060031A (en) * | 1990-09-18 | 1991-10-22 | Motorola, Inc | Complementary heterojunction field effect transistor with an anisotype N+ ga-channel devices |
| US6683362B1 (en) | 1999-08-24 | 2004-01-27 | Kenneth K. O | Metal-semiconductor diode clamped complementary field effect transistor integrated circuits |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57199266A (en) * | 1981-06-03 | 1982-12-07 | Toshiba Corp | Field effect transistor and manufacture thereof |
| JPS58173869A (ja) * | 1982-04-05 | 1983-10-12 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタの製造方法 |
-
1984
- 1984-08-18 JP JP59171773A patent/JPH0691264B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6149479A (ja) | 1986-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |