JPH0269975A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0269975A JPH0269975A JP63221620A JP22162088A JPH0269975A JP H0269975 A JPH0269975 A JP H0269975A JP 63221620 A JP63221620 A JP 63221620A JP 22162088 A JP22162088 A JP 22162088A JP H0269975 A JPH0269975 A JP H0269975A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体記憶装置に係り、特に積層型キャパシ
タ・セル構造のダイナミック型ＲＡＭ（ＤＲＡＭ）の構
造および製造方法に関する。
タ・セル構造のダイナミック型ＲＡＭ（ＤＲＡＭ）の構
造および製造方法に関する。
（従来の技術）
ＤＲＡＭは高集積化の一途を辿り、それに伴ってキャパ
シタ面積が減少して、メモリ内容の誤読出しや放射線に
よるデータ破壊等が大きい問題になっている。この様な
問題を解決するため、キャパシタに様々な構造を持たせ
る提案がなされている。その一つが積層型キャパシタ・
セル構造である。これは、素子分離された半導体基板上
に先ずＭＯＳトランジスタを形成し、その上を絶縁膜で
覆ってこれにコンタクト孔を開け、ＭＯＳトランジスタ
のソースまたはドレイン拡散層にコンタクトする下部キ
ャパシタ電極を形成し、更にキャパシタ絶縁膜を介して
上部キャパシタ電極を形成して、メモリセルを構成する
。
シタ面積が減少して、メモリ内容の誤読出しや放射線に
よるデータ破壊等が大きい問題になっている。この様な
問題を解決するため、キャパシタに様々な構造を持たせ
る提案がなされている。その一つが積層型キャパシタ・
セル構造である。これは、素子分離された半導体基板上
に先ずＭＯＳトランジスタを形成し、その上を絶縁膜で
覆ってこれにコンタクト孔を開け、ＭＯＳトランジスタ
のソースまたはドレイン拡散層にコンタクトする下部キ
ャパシタ電極を形成し、更にキャパシタ絶縁膜を介して
上部キャパシタ電極を形成して、メモリセルを構成する
。
このような積層型キャパシタ・セル構造では。
平面的にはメモリセルの占有面積を増大することなく、
下部キャパシタ電極の表面積を大きくしてキャパシタの
実質的な面積を保証することができる。しかし従来の積
層型キャパシタ・セル構造および製法には、更に高集積
化を進める場合に以下のような問題があった。
下部キャパシタ電極の表面積を大きくしてキャパシタの
実質的な面積を保証することができる。しかし従来の積
層型キャパシタ・セル構造および製法には、更に高集積
化を進める場合に以下のような問題があった。
先ず、下部キャパシタ電極の表面積を大きくし十分なキ
ャパシタ容量を得るためには、下部キャパシタ電極の側
面を有効に利用すべく、その膜厚を少なくとも３０００
人という厚いものとじなげればならない。この様な厚い
下部キャパシタ電極を微細加工するのは困難であり、下
部キャパシタ電極同士の短絡等の原因となる。また下部
キャパシタ電極が厚いと、ビット線コンタクト孔のアス
ペクト比が高くなり、ビット線がコンタクト孔部で薄く
なったり２段切れしたりして不良の原因となる。
ャパシタ容量を得るためには、下部キャパシタ電極の側
面を有効に利用すべく、その膜厚を少なくとも３０００
人という厚いものとじなげればならない。この様な厚い
下部キャパシタ電極を微細加工するのは困難であり、下
部キャパシタ電極同士の短絡等の原因となる。また下部
キャパシタ電極が厚いと、ビット線コンタクト孔のアス
ペクト比が高くなり、ビット線がコンタクト孔部で薄く
なったり２段切れしたりして不良の原因となる。
また、下部キャパシタ電極をソースまたはドレイン拡散
層とコンタクトさせる場合、接触面積が小さいため２歩
留りよく導通をとるためには界面近傍に高濃度の不純物
イオン注入を行なうことが必要になる。そうするとこの
イオン注入された不純物がその後の熱工程で拡散し、Ｍ
ＯＳトランジスタの特性を劣化させたり、隣接セル間の
リーク電流増大の原因となったりする。特に、ｎ型不純
物であるリンを用いた場合その影響が大きい。
層とコンタクトさせる場合、接触面積が小さいため２歩
留りよく導通をとるためには界面近傍に高濃度の不純物
イオン注入を行なうことが必要になる。そうするとこの
イオン注入された不純物がその後の熱工程で拡散し、Ｍ
ＯＳトランジスタの特性を劣化させたり、隣接セル間の
リーク電流増大の原因となったりする。特に、ｎ型不純
物であるリンを用いた場合その影響が大きい。
（発明が解決しようとする課題）
以上のように従来の積層型キャパシタ・セル構造のＤＲ
ＡＭの製造法では、信頼性よく十分なキャパシタ面積を
得ることは未だ不十分であり。
ＡＭの製造法では、信頼性よく十分なキャパシタ面積を
得ることは未だ不十分であり。
また下部キャパシタ電極のコンタクト部で素子特性を損
うことなく良好なコンタクトをとることが難しい、とい
った問題があった。
うことなく良好なコンタクトをとることが難しい、とい
った問題があった。
本発明は、この様な問題を解決した積層型キャパシタ・
セル構造のＤＲＡＭとその製造方法を提供することを目
的とする。
セル構造のＤＲＡＭとその製造方法を提供することを目
的とする。
［発明の構成］
（課題を解決するための手段）
本発明にかかるＤＲＡＭは、ＭＯＳトランジスタの上に
絶縁膜を介してキャパシタが積層され。
絶縁膜を介してキャパシタが積層され。
下部キャパシタ電極が絶縁膜に開けられたコンタクト孔
を介してＭＯＳトランジスタのソースまたはドレイン拡
散層にコンタクトする積層型キャパシタ・セル構造を基
本とする。この基本構造において本発明では、前記コン
タクト孔が前記絶縁膜を貫通した後基板表面から所定深
さの凹部を穿つように構成され、且つ前記絶縁膜上の前
記コンタクト孔の外側に下部キャパシタ電極と同時にパ
タン形成されて下部キャパシタ電極の一部となる下地導
体膜を有することを特徴とする。
を介してＭＯＳトランジスタのソースまたはドレイン拡
散層にコンタクトする積層型キャパシタ・セル構造を基
本とする。この基本構造において本発明では、前記コン
タクト孔が前記絶縁膜を貫通した後基板表面から所定深
さの凹部を穿つように構成され、且つ前記絶縁膜上の前
記コンタクト孔の外側に下部キャパシタ電極と同時にパ
タン形成されて下部キャパシタ電極の一部となる下地導
体膜を有することを特徴とする。
本発明のＤＲＡＭを製造する方法は、ＭＯ８＋−ランジ
スタが形成された基板上を第１の絶縁膜で覆い、これに
コンタクト孔を開ける前に下部キャパシタ電極の一部と
なる第１の導体膜を積層形成し、これら第１の絶縁膜と
第１の導体膜の積層膜にコンタクト孔を開ける。このと
きコンタクト孔に露出した基板表面を更に選択エツチン
グして凹部を形成する。そして、ＭＯＳトランジスタの
ソースまたはドレイン拡散層とコンタクトする下部キャ
パシタ電極の残部となる第２の導体膜を形成し、この第
２の導体膜からの不純物拡散によってソース、トレイン
拡散層の一部となる拡散層を形成した後、第１および第
２の導体膜を同時にパタニングして下部キャパシタ電極
を形成する。次いでキャパシタ絶縁膜を介して第３の導
体膜により上部キャパシタ電極を形成する。最後に、全
面を第２の絶縁膜で覆い、コンタクト孔を開けてＭＯＳ
トランジスタのドレインまたはソース拡散層にコンタク
トするビット線を形成する。
スタが形成された基板上を第１の絶縁膜で覆い、これに
コンタクト孔を開ける前に下部キャパシタ電極の一部と
なる第１の導体膜を積層形成し、これら第１の絶縁膜と
第１の導体膜の積層膜にコンタクト孔を開ける。このと
きコンタクト孔に露出した基板表面を更に選択エツチン
グして凹部を形成する。そして、ＭＯＳトランジスタの
ソースまたはドレイン拡散層とコンタクトする下部キャ
パシタ電極の残部となる第２の導体膜を形成し、この第
２の導体膜からの不純物拡散によってソース、トレイン
拡散層の一部となる拡散層を形成した後、第１および第
２の導体膜を同時にパタニングして下部キャパシタ電極
を形成する。次いでキャパシタ絶縁膜を介して第３の導
体膜により上部キャパシタ電極を形成する。最後に、全
面を第２の絶縁膜で覆い、コンタクト孔を開けてＭＯＳ
トランジスタのドレインまたはソース拡散層にコンタク
トするビット線を形成する。
（作用）
本発明の積層型キャパシタ・セル構造では。
下部キャパシタ電極の下地導体膜か、この下部キャパシ
タ電極のコンタクト部外周の絶縁膜上に配設されており
、またコンタクト孔に露出した基板表面には更に凹部が
形成されている。従って、下部キャパシタ電極の表面積
は非常に大きいものとなり、大きいセル・キャパシタ容
量が得られる。
タ電極のコンタクト部外周の絶縁膜上に配設されており
、またコンタクト孔に露出した基板表面には更に凹部が
形成されている。従って、下部キャパシタ電極の表面積
は非常に大きいものとなり、大きいセル・キャパシタ容
量が得られる。
この場合、コンタクト孔部の基板表面には凹部が形成さ
れているから、下部キャパシタ電極の一部となる下地導
体膜の膜厚をそれ程厚いものとしなくても、十分に大き
いキャパシタ面積を得ることができ、従ってビット線や
ビット線コンタクトの加工形成が容易になる。
れているから、下部キャパシタ電極の一部となる下地導
体膜の膜厚をそれ程厚いものとしなくても、十分に大き
いキャパシタ面積を得ることができ、従ってビット線や
ビット線コンタクトの加工形成が容易になる。
また本発明の方法では、絶縁膜と第１の導体膜を積層し
た状態で下部キャパシタ電極のコンタクト孔部に凹部を
形成し、第２の導体膜を堆積してこれからの不純物拡散
によりソース、ドレイン拡散層の一部を形成する。従っ
てコンタクト孔か小さいものであったとしても、凹部の
内面をソース。
た状態で下部キャパシタ電極のコンタクト孔部に凹部を
形成し、第２の導体膜を堆積してこれからの不純物拡散
によりソース、ドレイン拡散層の一部を形成する。従っ
てコンタクト孔か小さいものであったとしても、凹部の
内面をソース。
ドレイン拡散層として利用できるから、十分小さいコン
タクト抵抗が得られる。そしてこの拡散層は、固相拡散
によるものであるため、その後の熱工程による再拡散を
十分小さくして、トランジスタ特性劣化やセル間リーク
は大幅に小さくすることができる。
タクト抵抗が得られる。そしてこの拡散層は、固相拡散
によるものであるため、その後の熱工程による再拡散を
十分小さくして、トランジスタ特性劣化やセル間リーク
は大幅に小さくすることができる。
（実施例）
以下２本発明の実施例を図面を参照して説明する。
第１図は１本発明の一実施例のＤＲＡＭセル構造を示す
断面図である。第２図（ａ）〜（ｇ）は。
断面図である。第２図（ａ）〜（ｇ）は。
この構造を得る本発明の一実施例の方法によるＤＲＡＭ
セル製造工程を示す断面図である。このＤＲＡＭセルを
製造工程に従って説明すると、第２図（ａ）に示すよう
に、ｐ型シリコン基板１に例えば選択酸化法により素子
分離酸化膜２を形成する。次いで、熱酸化によるゲート
酸化膜３を１５０人程変形成し、多結晶シリコン膜の堆
積。
セル製造工程を示す断面図である。このＤＲＡＭセルを
製造工程に従って説明すると、第２図（ａ）に示すよう
に、ｐ型シリコン基板１に例えば選択酸化法により素子
分離酸化膜２を形成する。次いで、熱酸化によるゲート
酸化膜３を１５０人程変形成し、多結晶シリコン膜の堆
積。
パターニングによりゲート電極４（４＋、４２）を形成
し、不純物のイオン注入によりソース、ドレイン拡散層
であるｎ型層５．６を形成する。これにより、メモリセ
ルのＭＯＳトランジスタが得られる。ゲート電極４は、
メモリセル配列の一方向に連続的に配設されて、ワード
線となる。この後第２図（ａ）に示すように９層間絶縁
膜となるＣＶＤ５ｉ０２膜（第１の絶縁膜）７を全面に
堆積し２次いで全面に下部キャパシタ電極の一部となる
第１の導体膜として第１の多結晶シリコン膜８を３００
０人程度堆積する。
し、不純物のイオン注入によりソース、ドレイン拡散層
であるｎ型層５．６を形成する。これにより、メモリセ
ルのＭＯＳトランジスタが得られる。ゲート電極４は、
メモリセル配列の一方向に連続的に配設されて、ワード
線となる。この後第２図（ａ）に示すように９層間絶縁
膜となるＣＶＤ５ｉ０２膜（第１の絶縁膜）７を全面に
堆積し２次いで全面に下部キャパシタ電極の一部となる
第１の導体膜として第１の多結晶シリコン膜８を３００
０人程度堆積する。
その後第２図（ｂ）に示すように、キャパシタ電極をｎ
型層６にコンタクトさせるためのコンタクト孔９を開口
し、更に露出した基板表面を深さ１μｍ程度エツチング
して第２図（Ｃ）に示すように凹部１０を形成する。そ
して次に第２図（ｄ）に示すように 全面に第２の導体
膜として、厚さ５００人程変形薄い第２の多結晶シリコ
ン膜１１を堆積する。この多結晶シリコン膜１１の堆積
後。
型層６にコンタクトさせるためのコンタクト孔９を開口
し、更に露出した基板表面を深さ１μｍ程度エツチング
して第２図（Ｃ）に示すように凹部１０を形成する。そ
して次に第２図（ｄ）に示すように 全面に第２の導体
膜として、厚さ５００人程変形薄い第２の多結晶シリコ
ン膜１１を堆積する。この多結晶シリコン膜１１の堆積
後。
その膜厚と同程度の飛程を持つ加速電圧９例えば６０ｋ
ｅＶで ドーズｉｔｌ ｘ １０” ／ｃｍ２のヒ素イ
オン注入を行い、この多結晶シリコン膜コ］からの拡散
によりソース、ドレイン層の一部となるｎ型層１２を凹
部１０の内面に形成する。更に第２図（ｅ）に示すよう
に、第１．第２の多結晶シリコン膜８，１１の積層膜を
同時にパターン形成して、下部キャパシタ電極を得る。
ｅＶで ドーズｉｔｌ ｘ １０” ／ｃｍ２のヒ素イ
オン注入を行い、この多結晶シリコン膜コ］からの拡散
によりソース、ドレイン層の一部となるｎ型層１２を凹
部１０の内面に形成する。更に第２図（ｅ）に示すよう
に、第１．第２の多結晶シリコン膜８，１１の積層膜を
同時にパターン形成して、下部キャパシタ電極を得る。
その後、熱酸化により下部キャパシタ電極表面にキャパ
シタ絶縁膜１３を形成した後、第３の導体膜として第３
の多結晶シリコン膜１４を堆積しこれをパターン形成し
て上部キャパシタ電極を形成する。
シタ絶縁膜１３を形成した後、第３の導体膜として第３
の多結晶シリコン膜１４を堆積しこれをパターン形成し
て上部キャパシタ電極を形成する。
この後第２図（ｇ）に示すように全面に層間絶縁膜とし
てＣＶＤ５ｉ０２膜（第２の絶縁膜）１５を堆積し、こ
れにコンタクト孔を形成して。
てＣＶＤ５ｉ０２膜（第２の絶縁膜）１５を堆積し、こ
れにコンタクト孔を形成して。
モリブデン・シリサイド膜、またはＡ、＆膜等によりビ
ット線１６を配設して完成する。
ット線１６を配設して完成する。
この実施例では、積層型キャパシタの下部キャパシタ電
極のコンタクト部の周囲には、下地導体膜が配設され、
しかもそのコンタクト孔部の基板面には凹部が形成され
ているため、非常に大きいキャパシタ面積を得ることが
できる。つまり、下地導体膜の膜厚をそれ程大きくする
ことなく、セル容量を大きくすることができ、ＤＲＡＭ
の信頼性を高いものとすることができる。
極のコンタクト部の周囲には、下地導体膜が配設され、
しかもそのコンタクト孔部の基板面には凹部が形成され
ているため、非常に大きいキャパシタ面積を得ることが
できる。つまり、下地導体膜の膜厚をそれ程大きくする
ことなく、セル容量を大きくすることができ、ＤＲＡＭ
の信頼性を高いものとすることができる。
またこの実施例によれば、コンタクト孔９の基板露出面
に凹部１０を形成することにより、下部上ヤパシタ電極
と基板のコンタクト抵抗を十分小さいものとすることが
でき。特にこの凹部内面に形成される拡散層は、下部キ
ャパシタ電極となる多結晶シリコン膜からの固相拡散に
よるものであり、接合深さや濃度を十分浅く制御するこ
とができ、これによりトランジスタ特性の劣化やセル間
リークの増大を防ぐことができる。以上によりこの実施
例によれば、信頼性の高いＤＲＡＭが得られる。
に凹部１０を形成することにより、下部上ヤパシタ電極
と基板のコンタクト抵抗を十分小さいものとすることが
でき。特にこの凹部内面に形成される拡散層は、下部キ
ャパシタ電極となる多結晶シリコン膜からの固相拡散に
よるものであり、接合深さや濃度を十分浅く制御するこ
とができ、これによりトランジスタ特性の劣化やセル間
リークの増大を防ぐことができる。以上によりこの実施
例によれば、信頼性の高いＤＲＡＭが得られる。
［発明の効果］
以上述べたように本発明によれば、下部キャパシタ電極
の厚みをそれ程大きくすることなく。
の厚みをそれ程大きくすることなく。
小さい占有面積で大きいキャパシタ面積を得ることがで
き、従ってまた。セル間リーク等のない高い信頼性を実
現した積層型キャパシタ構造のＤＲＡＭを得ることがで
きる。
き、従ってまた。セル間リーク等のない高い信頼性を実
現した積層型キャパシタ構造のＤＲＡＭを得ることがで
きる。
第１図は２本発明の一実施例のＤＲＡＭ構造を示す断面
図、第２図（ａ）〜（ｇ）は、そのメモリセル製造工程
を示す断面図である。 １・・・ｐ型シリコン基板、２・・・素子分離酸化膜、
３・・・ゲート絶縁膜、４・・・ゲート電極、５゜６・
・・ｎ型層（ソース、ドレイン拡散層）、７・・・ＣＶ
ＤＳｉＯ２膜（第１の絶縁膜）、８−・・第１の導体膜
（第１の多結晶シリコン膜）、９・・・コンタクト孔、
１０・・・凹部、１１・・・第２の導体膜（第２の多結
晶シリコン膜）、１３・・・キャパシタ絶縁膜。 １４・・・第３の導体膜（第３の多結晶シリコン膜）１
５−ＣＶＤ５ ｉ ０２膜（第２の絶縁膜）、１６・・
・ビット線。 出願人代理人 弁理士 鈴江武彦
図、第２図（ａ）〜（ｇ）は、そのメモリセル製造工程
を示す断面図である。 １・・・ｐ型シリコン基板、２・・・素子分離酸化膜、
３・・・ゲート絶縁膜、４・・・ゲート電極、５゜６・
・・ｎ型層（ソース、ドレイン拡散層）、７・・・ＣＶ
ＤＳｉＯ２膜（第１の絶縁膜）、８−・・第１の導体膜
（第１の多結晶シリコン膜）、９・・・コンタクト孔、
１０・・・凹部、１１・・・第２の導体膜（第２の多結
晶シリコン膜）、１３・・・キャパシタ絶縁膜。 １４・・・第３の導体膜（第３の多結晶シリコン膜）１
５−ＣＶＤ５ ｉ ０２膜（第２の絶縁膜）、１６・・
・ビット線。 出願人代理人 弁理士 鈴江武彦
Claims (3)
- （１）半導体基板に形成されたＭＯＳトランジスタと、
このＭＯＳトランジスタが形成された基板上に絶縁膜を
介して積層され、絶縁膜に開けたコンタクト孔を介して
下部キャパシタ電極がＭＯＳトランジスタのソースまた
はドレイン拡散層にコンタクトするキャパシタとからな
るメモリセルを有する半導体記憶装置において、前記コ
ンタクト孔は前記絶縁膜を貫通した後基板表面から所定
深さの凹部を穿つように構成され、前記絶縁膜上の前記
コンタクト孔の外側に下部キャパシタ電極と同時にパタ
ーン形成されて下部キャパシタ電極の一部となる下地導
体膜を有することを特徴とする半導体記憶装置。 - （２）ＭＯＳトランジスタとキャパシタによりメモリセ
ルを構成する半導体記憶装置の製造方法であって、素子
分離領域が形成された半導体基板にＭＯＳトランジスタ
を形成する工程と、ＭＯＳトランジスタが形成された基
板上を第１の絶縁膜で覆い、続いて下部キャパシタ電極
の一部となる第１の導体膜を積層形成する工程と、これ
ら第１の絶縁膜と第１の導体膜の積層膜にコンタクト孔
を開けて、このコンタクト孔に露出した基板表面をエッ
チングして凹部を形成する工程と、ＭＯＳトランジスタ
のソースまたはドレイン拡散層にコンタクトして下部キ
ャパシタ電極の残部となる第２の導体膜を堆積し、この
第２の導体膜からの不純物拡散により前記凹部内面にソ
ースまたはドレイン拡散層の一部となる拡散層を形成す
る工程と、前記第１および第２の導体膜を同時にパター
ン形成して下部キャパシタ電極を形成する工程と、形成
された下部キャパシタ電極表面にキャパシタ絶縁膜を介
して第３の導体膜からなる上部キャパシタ電極を形成す
る工程と、上部キャパシタ電極が形成された基板上を第
２の絶縁膜で覆い、これにコンタクト孔を開けてＭＯＳ
トランジスタのドレインまたはソース拡散層にコンタク
トするビット線を形成する工程とを有することを特徴と
する半導体記憶装置の製造方法。 - （３）ＭＯＳトランジスタとキャパシタによりメモリセ
ルを構成する半導体記憶装置の製造方法であって、素子
分離領域が形成された半導体基板にＭＯＳトランジスタ
を形成する工程と、ＭＯＳトランジスタが形成された基
板上を第１の絶縁膜で覆い、続いて下部キャパシタ電極
の一部となる第１の多結晶シリコン膜を積層形成する工
程と、これら第１の絶縁膜と第１の多結晶シリコン膜の
積層膜にコンタクト孔を開けて、このコンタクト孔に露
出した基板表面をエッチングして凹部を形成する工程と
、ＭＯＳトランジスタのソースまたはドレイン拡散層に
コンタクトして下部キャパシタ電極の残部となる第２の
多結晶シリコン膜を堆積する工程と、前記第２の多結晶
シリコン膜にその膜厚と同程度の飛程を持つ加速電圧で
不純物をイオン注入し、この第２の多結晶シリコン膜か
らの不純物拡散により前記凹部内面にソースまたはドレ
イン拡散層の一部となる拡散層を形成する工程と、前記
第１および第２の多結晶シリコン膜を同時にパターン形
成して下部キャパシタ電極を形成する工程と、形成され
た下部キャパシタ電極表面にキャパシタ絶縁膜を介して
第３の多結晶シリコン膜からなる上部キャパシタ電極を
形成する工程と、上部キャパシタ電極が形成された基板
上を第２の絶縁膜で覆い、これにコンタクト孔を開けて
ＭＯＳトランジスタのドレインまたはソース拡散層にコ
ンタクトするビット線を形成する工程とを有することを
特徴とする半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221620A JPH0269975A (ja) | 1988-09-05 | 1988-09-05 | 半導体記憶装置およびその製造方法 |
| KR1019890006619A KR900019227A (ko) | 1988-05-18 | 1989-05-18 | 적층형 캐피시터를 갖춘 반도체기억장치 및 그 제조방법 |
| DE3916228A DE3916228C2 (de) | 1988-05-18 | 1989-05-18 | Halbleiterspeichervorrichtung mit Stapelkondensatorzellenstruktur und Verfahren zu ihrer Herstellung |
| US07/353,765 US4951175A (en) | 1988-05-18 | 1989-05-18 | Semiconductor memory device with stacked capacitor structure and the manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221620A JPH0269975A (ja) | 1988-09-05 | 1988-09-05 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0269975A true JPH0269975A (ja) | 1990-03-08 |
Family
ID=16769611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63221620A Pending JPH0269975A (ja) | 1988-05-18 | 1988-09-05 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0269975A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340764A (ja) * | 1991-05-17 | 1992-11-27 | Sharp Corp | 半導体装置の製造方法 |
| US5329146A (en) * | 1991-12-25 | 1994-07-12 | Mitsubishi Denki Kabushiki Kaisha | DRAM having trench type capacitor extending through field oxide |
-
1988
- 1988-09-05 JP JP63221620A patent/JPH0269975A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340764A (ja) * | 1991-05-17 | 1992-11-27 | Sharp Corp | 半導体装置の製造方法 |
| US5329146A (en) * | 1991-12-25 | 1994-07-12 | Mitsubishi Denki Kabushiki Kaisha | DRAM having trench type capacitor extending through field oxide |
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