JPS6238599A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ産業上の利用分野〕 この発明は、近年急速に高集積化の進む半導体メモリの
内、欠陥などにより不良となつ念メモリセルを予備のメ
モリセルに置換する、いわゆる冗長性メモリを有した半
導体記憶装置に関するものである。

〔従来の技術Ｊ 従来、半導体メモリ装置は、第４図に示すようにメモリ
部（１）、予備メモリ部（２）、不良アドレス記憶回路
である救済アドレスメモリ部（６）予備行及び列の記憶
回路である予備行又は列指示メモリ部（７）予備メモリ
セル活性化及び本来のメモリセル非活性化制御回路であ
る予備行又は列デコーダ（４）を有した構成とされ、メ
モリ部（１）内に不良メモリセルが存在すると、不良メ
モリセルを含む行又は列を予備メモリ部（２）における
予備の行文列のメモリセルと置換して良品にし、歩留を
大幅に向上してきた０ 〔発明が解決しようとする問題点］ 今後、微細加工技術が進展するに従って、冗長性メモリ
は、大容瓜メモリのコスト低減の為に不可欠の技術とな
る。その時問題となるのは、個々のメモリチップが予備
の行あるいは列を使用しているか否かの情報であり、ま
次、メモリ＠　（１）のメモリセルがいかなる原因によ
り不良さなつ念かという情報を、製品の高い歩留を実現
する為に、製造工程へフィードパンクする必要がある。

すなわち、コンタクト開口部のパターン形成欠陥による
ビット不良、アルミ、ポリシリコン等配線部分の断線又
はショートによるライン不良等の情報は、製造プロセス
条件を最適化するのに非常に有益な情報とｉる。しかし
、従来の冗長回路方式においては、一度冗長回路部分に
置換すると、冗長回路の使用の有無が外部から識別出来
なかつたり、使用の有無がわかっても不良メモリセルが
識別できないなどの欠点があった。また、冗長回路で救
済した不良メモリセルのアドレスを外部に取出す為には
、特別な回路で特別な読出し分必要とする不都合があっ
た。

この発明は上記し次点に鑑みてなされたものであり、容
易にメモリ部の不良解析ができる。冗長回路を有した半
導体記憶装置と得ることを目的とするものである。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、メモリ部及び予備メ
モリ部を有し、予備メモリ部を利用していることを示す
予備メモリ選択信号を出力する指示メモリ部を活性化及
び非活性化する信号を選択的に出力する指示メモリ部制
御部を設けたものである。

〔作用〕

この発明においては、指示メモリ部制御部が活性化信号
と出力することにより、指示メモリ部が活性化され、メ
モリ部に不良メモリセルがある場合には予備メモリセル
邪のメモリセルにて救済できるようにし、＃活性化信号
と出力することにより、指示メモリ部が非活性化され、
メモリ部のメモリセル不良状況を解析可能ならしめるも
のであ〔実施例」 以下にこの発明の一実施例を図に基づいて説明すると、
図において（１）はメモリセルがマトリクス状に配設さ
れたメモリ部、（２）は予備のメモリセルが配設された
予備メモリ部、（３）は上記メモリ部（１）のメモリセ
ルを選択する行又は列デコーダで、各デコーダは第２図
に示すように、電源電位点（１１）と出力ノード（３０
１）との闇に接続されたディブレジョン型Ｎチャンネル
ＭＯ８）ランリスタからなる負荷トランジスタ（３υ２
）と、各ゲートにアドレスパン７ア（４）からのアドレ
ス信号（ａｎ、ａｎ片・べＥＬｎ、τｎ）が入力され、
出力ノード（３０１）と接地との間に並列に接続された
ｎ個のエンハンスメント型ＮチャンネルＭＯＳトランジ
スタからなるアドレス用トランジスタ（３０３０）・・
・（３０３ｎ）と、このアドレス用トランジスタに並列
に接続されたエンハンスメント型ＮチャンネルＭＯＳト
ランジスタからなるデコーダ選択用トランジスタ（３０
４）とを有し念ものであり、メモ’）Ｆ！ｎ＜１）の行
又は列と同数ある。（４）￥ｉ上記予備メモリ部（２）
の予備メモリセルを選択するとともに・上記メモ！Ｊ＠
（１）の選択を非活性化するための予備行又は列デコー
ダである置換制御部で、第２図には１つの予備デコーダ
と示し、電源電位点（１１）と出力ノード（４０１）と
の間に接続されたディブレジョン型ＮチャンネルＭＯ３
）ランリスタからなる負荷トランジスタ（４０２）と、
出力７一ド（４０１）と接地との間に並列に接続された
ｎ個のエンハンスメント！！ｉ！！Ｎチャンネルｙｏｓ
トランジスタからなるアドレス用トランジスタ（４０３
０）・・・（４０３ｎ）と、このアドレス用トランジス
タに並列に接続さｔ′したエンハンスメント９Ｎチヤン
ネルＭＯ８）ランリスタからなる予備デコーダ選択用ト
ランジスタ（４０４）とを何したものであり、予備行又
は列と同数あり、出力ノード（４Ｕ１）と上記各デコー
ダ（３）のデコーダ選択用トランジスタ（３Ｌ）４）の
ゲートとが接続され、デコード選択用トランジスタ（３
０４）にＲＥ倍信号与えるものである。（５）はアドレ
ス信号Ａ１〜Ａｌｌが入力されて−Ｈラッチし、上記デ
コーダ（３）にアドレス信号（ａｌ、ａｔ）・・・（ａ
　ｎｓ　”ｎ　）を出力するアドレスバッファ、（６）
はこのアドレスバッファからのアドレス信号（ａｔ、１
１）・・・（ａＨ，ｉｎ）を受ける救済アドレスメモリ
で、上記メモリ部（１）に存在する不良のメモリセルの
アドレスを記憶するプログラム可能なものであり、第２
図には１つの行又は列に対応する救済アドレスメモリを
示し、ｎ個の救済アドレスメモリ部（６１）〜（６ｎ）
を有し、各救済アドレスメモリ部は、電源電位点（１１
）を接地との間に接続された低抵抗のポリシリコン７ユ
ーズ（６０１）と高抵抗のディブレジョン型Ｎチャンネ
ルＭＯ８トランジスタ（６０２）との直列体と、電源電
位点（１１）と接地との間に接続されたディブレジョン
型ＮチャンネルＭＯ８トランジスタ（６０３）とエンハ
ンスメント型ｍチャンネルＭＯ８）ランリスタ（６０４
）との直列体と、電源電位点（１１）と接地との間に接
続されたディブレジョン型ＮチャンネルＭＯ８トランジ
スタ（６０５）　トエンノ為ンスメント型Ｎチャンネル
ＭＯＳトランジスタ（６０６）との直列体と、電源電位
点（１１）と接地との間に接続すしたエンハンスメント
型ＮチャンネルＭＯＳトランジスタ（６０７）　（６０
８）の直列体とを有し、トランジスタ（６０４）のゲー
トがフユーズ（６０１）とトランジスタ（６０２）との
接続点に、トランジスタ（６０６）　（６０８）のゲー
トがトランジスタ（６０３）の接続点に、トランジスタ
（６０７）のゲートがトランジスタ（６０５）と（６０
６）の接続点にそれぞれ接続され、トランジスタ（６０
７）の一方の電極はアドレス信号ａが、トランジスタ（
６０８）の一方の電極はアドレス信号ｊが印加されるも
のであり、７ユーズ（６０１）がブロクされていない時
には、７ユーズ（６０１）とトランジスタ（６０２）の
接続点は高電位となるため、トランジスタ（６０４）１
１−ｔ４通状悪になり、トランジスタ（６０６）　（６
０８）ｔｒｉ非導通状態、トランジスタ（６０７）ｌ’
ｌＦ通状急となり出力ノード（６０９）にはアドレス信
号ａＫ応じたＣＡ比出力現われ、７ユーズ（６０１）が
レーデ等によりブロクされている時には７ユーズ（６０
１）とトランジスタ（６０２）の接続点は低電位（接地
電位）となるため、トランジスタ（６０４）は非導通状
態になり、トランジスタ（６０６）　（６０８）は導通
状態、トランジスタ（６０７）は非導通状態となり、出
力ノード（６０９）にはアドレス信号τに応じたい出力
が現われることになる。これらＣＡ比出力ＣＡ＋〜ＣＡ
ｎ）は上記予備デコーダ（４）のアドレス用トランジス
タ（４０３０）・・・（４０３ｎ）の各ゲートにそれぞ
れ入力されるものである。（７）は予備メモリ選択信号
（以下Ｒ／ＣＣＡＭ信号と称す。）を出力するプログラ
ム可能な予備行又は列指示メモリ部で、第２図に示すよ
うに、電源電位点（１１）と接地との闇に接続された低
抵抗のポリシリコン７ユーズ（７０１）と高抵抗のディ
ブレジョン型ＮチャンネルＭＯＳトランジスタ（７０２
）との直列体と、電源電位点（１１）と接地との間に接
続されたディプレジヨシ型ＮチャンネルＭＯＳトランジ
スタ（７０３）　トエン／１ンスメント９Ｎチャンネル
ＭＯ８）ランリスタ（７０４）との直列体と、このトラ
ンジスタ（７０４）に並列に接続されたエンハンスメン
ト型ディブレジョンＭＯＳトランジスタからなる非活性
用トランジスタ（７０５）と、電源電位点（１１）と接
地との間に接続されたディブレジョンｔＭＨｆヤンネル
ＭＯＳトランジスタ（７０６）トエンハンスメント型Ｎ
チャンネルＭＯＳトランジスタ（７０７）との直列体と
を有し、トランジスタ（７０４）のゲートが７ユーズ（
７０１）とトランジスタ（７０２）との接続点に、トラ
ンジスタ（７０７）のゲートがトランジスタ（７（Ｊ３
）と（７０４）との接続点にそれぞれ接続され、トラン
ジスタ（７０６）と（７０７）との接続点である出力ノ
ード（７０８）が上記置換制御部（４）の予備デ７−ダ
選択用トランジスタ（４０４）のゲートに接続され、こ
のゲートにＲ／ＣＣＡ　Ｍ信号を与えるものであり、非
活性用トランジスタ（７０５）が導通状態であると７ユ
ーズ（７０１）がブロクされているか否かにかかわらず
トランジスタ（７０７）のゲート電位は＃Ｌ＃レベルと
なるので、トランジスタ（７０７）は非導通状態であり
、出力ノード（７０９）には＃Ｈ“レベルが現われ、非
活性用トランジスタ（７Ｌ１５）が非導通状態であシフ
ユーズ（７０１）がブロクされていない時には７ユーズ
（７０１）とトランジスタ（７０２）との接続点は高電
位となる之め、トランジスタ（７０４）は導通状態にな
り、トランジスタ（７０７）は非導通状態となり、出力
ノード（７０９）Ｋは１Ｈ＃レベルが現われ、また７ユ
ーズ（７０１）がブロクされている時には、７ユーズ（
７０１）とトランジスタ（７０２）との接続点は低電位
となるため、トランジスタ（７０４）＃−を非導通状態
になり、トランリスタ（７０７）は導通状態となり、出
力ノード（７０９）ニハ“Ｌ＃レベルが現われる。（８
）は上記指示メモリ部（７）と活性化及び非活性化をす
る信号（以下ＲＤ　（Ｓすと称す。）を選択的ンこ出力
する予備行又は列非活性メモリである指示メモリ部制御
部で、第２図に示すように、電源電位点（１１＞と接地
との闇にディプレジョン型ＮチャンネルＭＯ８Ｆ／Ｆン
ジｘ　タ（８ｏ１）、、！：　ｓ−ンハンスメント型Ｎ
チャンネルＭＯＳトランジスタ（８０２）との直列体と
、書き込み時は電源電位点（１１）の電位（例えば常時
５Ｖ）より高い電位（例えば１２．５Ｖ）にさ八、−ｆ
ニア″Ｌ以外の時は電源電位点（１１）の電位又は接地
レベルとなる書き込み用電源電位点（１２）と接地との
間に接続されたディブレジョン型ＮチャンネルＭＯ８）
ランリスタ（８０３）とゲートがトランジスタ（８０１
）と（８０２）との接続点に接続されたエンハンスメン
ト型ＮチャンネルＭ　ＯＳ　トランジスタ（８０４）と
の直列体と、ダートがトランジスタ（８０３）と（８０
４）との接続点に接続され、一方の主電極が書き込み用
電源電位点（１２）に接続されたエンハンスメント型Ｎ
チャンネルＭＯ３）ランリスタ（８０５）と、電源電位
点（１１）とこのトランジスタ（８０５）の他方の主電
極との間に接続され、ゲートが電源電位点（１１）　Ｋ
接続されたエンハンスメント型ＮチャンネルＭＯＳトラ
ンジスタ（８０６）と、一方の主電極が書き込み用電源
電位点（１２）に接続され、ゲートがトランジスタ（８
０３）と（８０４）とのｕａ点に接続されたエンハンス
メント型Ｎチャンネル！ＡＯＳトランジスタ（８０７）
と、このトランジスタ（８０７）の他方の主電極と電源
電位点（１１）との間に接続され乏ディブレジョン９Ｎ
チャンネルＭｏｓトランジスタ（８０８）とゲートが電
源電位点（１１）に接続されたエンハンスメント型Ｍｏ
ｓトランジスタ（８（１９）との直列体と、上記トラン
ジスタ（８０７）と（８０９）との接続点と接地との間
に接続され、第３図（ａ）に示すように７０−テイング
グート（８１０ａ）とコントロールケ−）　（８１０ｂ
）　トを有し、コントロールケートが上記トランジスタ
（８０５）と（８０６）との接続点に接続され、書き込
みれると％３図（ｂ）に口線にて示す特性分有し、消去
されると第３図（ｂ）に工１線にて示す特性を有する紫
外線で消去可能なＦＡＭＯ８型のＥＦＲＯＭであるｏＴ
変閾値型不揮発性メモリ（Ｓ１Ｏ）とを有し、トランジ
スタ（８０２）のゲートには通常′Ｌ″レベルで（例え
ば接地電位）であり書き込み時“Ｈ＃レベル（例えば１
２ｖ）となるＷＥ倍信号印加され、トランジスタ（ＳＯ
Ｓ）と（８０９）との接続点である出力ノード（８１１
）が上記指示メモリ（７）の非活性用トランジスタ（７
０５）のゲートに接続されているものである。そして、
この指示メモリ部制御部（８）　ｒｉ、通常時可変閾値
型不揮発性メモリ（８１（Ｊ）が消去状態であるので、
可変両値型不揮発性メモ！Ｊ　（８１０）はそのグ〜ト
にトランジスタ（８０６）を介して印加される電源電位
により導通状態とされており出力ノード（８１１）には
１ＬルベルのＲＤ倍信号現われ、可変閾値型不揮発性メ
モリ（８１０）が書き込まれていると、可変両値型不揮
発性メモ！Ｊ　（８１０）＃−ｔｌｌ源電位では非導通
状態であり出力ノード（８１１）には“ＩＩＩＩレベル
のＲＤ倍信号現われる。また、この可変閾値型不揮発性
メモリ（８１０）の書き込みに際しては、書き込み用電
源電位点（１２）を高電位とし、ＷＥ倍信号１Ｈルベル
とするとトランジスタ（８０２）は導通状態、トランジ
スタ（８０４）は非導通状態、トランジスタ（８０５）
及び（８０７）は導通状態となるため、可変叫値型不揮
発性メモ！Ｊ　（８１０）の一方の主電極及びコントロ
ールゲートには書き込み用電源電位点（１２）から高電
位が印加されること罠なシフ０−テインググートには電
荷が蓄積されて、そのスレショルド電圧Ｖｒｉｉ（Ｈ）
は第３図（ｂ）　Ｋ示すように約６〜ｌｏｖとなり、紫
外線を照射することによりスレショルド電ＥＥ　Ｖｒａ
（Ｌ）＃ｉ％　３図（ｂ）　ＧＣ示すように約Ｌ５Ｖと
なるものである。

なお、（９）及び（ｌＯ）は通常知られているデータ入
出力回路及び制御回路である。

次に、この様に構成された半導体記憶装置の動作につい
て説明する。まず、メモリ部（１）　Ｋ全く不良のメモ
リセルがなかった場合は、救済アドレスメモリ（６）及
び指示メモリ５（７）の７ユーズ（６０１）＆　Ｕ（７
０１）を−切プロウせず、指示メモリ部制御５（８）の
可変閾値型不揮発性メモリ（８１０）を消去状態とする
。

その結果、指示メモリ部（ηからのＲ２ＯＣＡ　Ｍ信号
に１Ｈルベルとなっているため、置換制＃部（４）の予
備デコーダ選択用トランジスタ（４０４）Ｆｉ導通状恣
になり、アドレスバッファ（５）からのアドレス信号に
基づいた救済アドレスメモリ（６）力・らのＣｈ（ｇ号
にかかわらず、置換制御部（４）の出力ノード（４０１
）は“Ｌルベルとなる。従って、予備メモリ部（２）は
選択されず、かつデコーダ（３）のデコーダ選択用トラ
ンジスタ（３０４）が非コ停通状態にさｎて、デコーダ
（３）はアドレスノくン７ア（５）からのアドレス信号
に従ってデコード動作をし、メモリ部（１）のメモリセ
ルが選択されることになる。

次に、メモリテスタにより、メモリ部（１）に不良メモ
リセルが存在することが判った場合には、予じめ予備メ
モリ部（２）で救済可能かどうかを廃べ、救済可能であ
れば予備メモリ部（２）をどの様に割り付けたら最適か
どうか１に調べる。そしてメモリ部（１）の不良メモリ
セルを有した割り付けられた行又は列のアドレス信号が
、救済アドレスメモリ（６）に。

入力された際、この救済アドレスメモリ（６）の全ての
救済アドレスメモリ部（６１）〜（６ｎ）の出力ｄＡ１
〜Ｃ〜信号全てが′Ｌルベルとなるように、救済アドレ
スメモリ部（６１）〜（６ｎ）の７ニーズ（６０１）ｔ
レーザ光により選択的にブロクするとともに、指示メモ
１Ｊｆｆｌｓ（７）のフユーズ（７０１）をブロクする
。この時指示メモリ部制御部（８）の可変閾値型不揮発
性メモＩＪ　（８１Ｑ）は消去状台とする。その結果、
指示メモリ５（７）からのＲ／ＣＣＡ　Ｍ信号は＃Ｌ“
レベルとなり置換制御部（４）の予備デコーダ選択用ト
ランジスタ（４０４）非導通状態となって置換制御（４
）は活性化されルタめ、アドレスパン７ア（５）からメ
モリ部（１ンの不良メモリセルを有した割り付けらをし
た行又は列のアドレス信号が救済アドレスメモリ（６）
に入力されるとその出力ＣＡ佃号が全て”Ｌ”レベルと
なり、置換制御部（４）の出力ノード（４０９）には“
Ｈ“レベルが現われることになる。従って、デコーダ（
３）のデコーダ選択用トランジスタ（３０４）が非導通
状態にされてデコーダ（３）が非活性化さ八るため、メ
モリ５（１）のメモリセルは選択されなくなり、かつ予
備メモリ部（３）が選択され、メモリ部（１）の不良メ
モリセルは予備メモリ部（３）のメモリセルにより救済
されることになる。また、アドレスバッファ（５）から
メモリ１ｌｔｆｓ　（１）の不良メモリセルと有し次割
り付けられた行又は列のアドレス信号以外のアドレス信
号が救済アドレスメモリ（６）に入力されると、救済ア
ドレスメモリ部（６１）〜（６ｎ）の少なくとも１つの
ＣＡ信号が１■ルベルとなり、置換制御部（４）の出力
ノード（４０９）にｒｉ’Ｌ’レベルが現われることに
なる。従って、予備メモ！Ｊｓ（２）は選択されず、か
つデコーダ（３）のデコーダ選択用トランジスタ（３０
４）が非導通状態にされて、デコーダ（３）はアドレス
ノくツファ（５）からのアドレス信号に従ってデコード
動作をし、メモリ部（１）のメモリセルが選択されるこ
とになる。

一方、半導体記憶装置として、予備メモリ部（２）が使
用されているか否か、不良メモリセルが存在するアドレ
スはどこか等の不良解析を行なう場合には、ＷＥ信号を
＃Ｈルベルとするとともに書き込み用電源電位点（１２
）を高電位とすると、指示メモリ部制御部（８）の可変
閾値不揮発性メモリ（８１０）は書き込まれることにな
り、指示メモリ部制御部（８）からのＲＤ信号が＃Ｈ“
レベルとなる之め、指示メモリ部（７）は非活性化され
て、そのＲ／ＣＣＡ　Ｍ倍′ｌ！ｒは＃Ｈルベルとなり
、直換制御部（４）の予備デコーダ選択用トランジスタ
（４０４）は導通状態となり、置換制御部（４）の出カ
ッ−）　（４ｔ１１）は＃Ｌルベルとなる。従って予備
メモリ部（２）は選択されず、デコーダ（３）はデコー
ド動作することになる。その結果、この様な状鱒におい
て、メモ’Ｉｆｆｆｉ（１）の全アドレスについて検査
すると、メモリ部（１）のメモリセルの不良状況を調査
できることになる。なお、不良解析終Ｔ後は、指示メモ
リ部制御部（８）のり変量値不揮発性メモ！Ｊ　（８１
０）に紫外線を照射して消去すれば半導体記憶装置を良
品として収り扱うことができるものである。

この様に構成された半導体記憶装置にあっては、指示メ
モリ部制御部（８）により、指示メモリ部（７）を容易
かつ簡単に選択的に活性化、非活性化することができ、
メモリ部（１）の不り解析を容易にできるものである。

しかも、指示メモリ部制ｍ部（８）として可変閾値不揮
発性メモリ（８１０）を用いたものとしたので、署き込
み後は通常の読み出しと同じ方法で特別な入力を入れる
ことなく不良解析が行なえ、しかも、電源を切っても消
去しない限り、この状態が再現できるため、種々の不良
解析ができるものである。

なお、上記実施例では、救済アドレスメモリ（６）及び
指示メモＩバカのプログラマブル素子として、レーデ−
ブロクのポリシリコンリンクからなる７ユーズと用い念
ものとしたが、電気回路的＋ｙＪ断ポリシリコンでも、
消去不可能なＦＡＭＯ８型ＥＰＲＯＭでもよいものであ
る。

また、指示メモリ部制御部（８）の可変閾値素子不揮発
性メモ！Ｊ　（８１０）としては、電気的に書換えの出
来るＭ　Ｉｆ　ＯＳ　、ｆ子でもよく、トンネル効果を
用いた７０−ティングゲート型のＥＥＦＲＯＭ素子を用
いても同様の効果を何する。

さらにメモリ部（１）のメモリセルけ、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ、スタティックＲＡＭ、ダイナミックＲＡＭ
等のメモリ素子であれば、上述の説明の動作を行うこと
ができる。

〔発明の幼果Ｊ この発明は以上に述べたように、指示メモリ部を活性化
及び非活性化する信号を選択的に出力する指示メモリ部
制御部を設けたものとしたので、予備メモリ部を使用し
て救済したものであっても、簡単に予備メモリ部を使用
しない時のメモリ部の不良モードの解析が極めて行い易
いという効果を有する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路ブロック図、第
２図は第１図のものの要部回路図、第３図（ａ）（ｂ）
ｔｒｉｒ　Ａ　Ｍ　ＯＳ型ＥＰＲＯＭセルの構造及びそ
の特性と示す図、第４図は従来の半導体記憶装置を示す
回路ブロック図である。 図において、（１）はメモリ部、（２）は予備メモリ部
、（４）は置換制御部、（６）　ｒ／ｉ救済アドレスメ
モリ部、（７）は予備行又は列指示メモリ、（８）は指
示メモリ部ＩＩＩ御部である。 なお、各図中四−符号は同−又は相当部分を示す。 ＄　１　図 第３図 １／　　／ｒｅ　　　７４５ 第２図 第４図 手続補正書（自発ン ６％９２７ 昭和　　　　　月　　日 ２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係　特許出願人 住　所　　　　東京都千代田区丸の内二丁目２番ｊ３跨
名　称　　（６０１）三菱電機株式会社代表者　志　岐
　守　哉 ４゜代理人 住　所　　　　　東京都千代田区丸の内二丁目２番３号
６、補正の対象 明細書の特許請求の範囲の梶１発明の詳細な説明の欄及
び図面。 ６、　補正の内容 一〇明細魯の特許請求の範囲を別紙のとおり訂正する。 （２）明細書中第２負第１８行に「行又列」とあるのを
「行又は列」と訂正する。 （３）同第４頁ｇ７．１８行、第１９頁第２行及び第１
９頁第４行にそれぞれ「不良解析」とあるのを「不良解
析」と訂正する。 （４）同第４頁第２０行に「解析可能」とあるのを「解
析可能」と訂正する。 （５）同第５頁第１２行ｌこ「（ａｏ、ａｏ）」とある
のを「（ａｌ　ｌ　ａｌ刀と訂正する。 （６）同第５頁第１６行にｒ　（８０８０）　Ｊとある
のをｒ８０１１１１Ｊと訂正する。 （７）同第６頁第１０行及び第９頁第２行昏こそれぞれ
ｒ４０８１Ｊとあるのをｒ４０８１Ｊと訂正する。 （８）同第６頁第１８行から第１９行に「入力されて一
旦ラッチし」とあるのを「入力されると」と訂正する。 【９）同第１８頁第４行ｌこ「出力ノート」とあるのを
「出力ノード」と訂正する。 （１０）　　ＦＩＪａｔ’Ｆ、＄ｚ　１ｍ　Ａ　ｏ−第
３Ｆｉ（をＦｌ　ｋ　ｑと６°ソ　ｔｙ−ｈ　ｔｈ。 以　　上 特許請求の範囲 （１ノマトリツクス状にメモリセルが配列されたメモリ
部、このメモリ部のメモリセルに不良が存在する場合に
置換することにより不良を救済する為の予備メモリセル
が配設された予備メモリ部、上記メモリ部（こ存在する
不良のメモリセルのアドレスを記憶するプログラム可能
な救済アドレスメモリ、予備メモリ選択信号を出力する
プログラム可能な指示メモリ部、上記救済アドレスから
のアドレス（８号及び指示メモリ部からの予描メモリ選
択信号を受け、メモリ部の選択を非活性化するととも１
こ上記予備メモリ部を選択する置換制御部、上記指示メ
モリ部を属性化及び非活性化する信号を選択的に出力す
る指示メモリ部制御部を備えた半導体記憶装置。 （２）指示メモリ部制御部は、可変閾値型不揮発性メモ
リを用いて構成されたことを特徴とする特許請求の範囲
第１項記載の半導体記憶装置。 第２図

Claims (2)

【特許請求の範囲】
1. （１）マトリツクス状にメモリセルが配列されたメモリ
   部、このメモリ部のメモリセルに不良が存在する場合に
   置換することにより不良を救済する為の予備メモリセル
   が配設された予備メモリ部、上記メモリ部に存在する不
   良のメモリセルのアドレスを記憶するプログラマム可能
   な救済アドレスメモリ、予備メモリ選択信号を出力する
   プログラム可能な指示メモリ部、上記救済アドレスから
   のアドレス信号及び指示メモリ部からの予備メモリ選択
   信号を受け、メモリ部の選択を非活性化するとともに上
   記予備メモリ部を選択する置換制御部、上記指示メモリ
   部を活性化及び非活性化する信号を選択的に出力する指
   示メモリ部制御部を備えた半導体記憶装置。
2. （２）指示メモリ部制御部は、可変閾値型不揮発性メモ
   リを用いて構成されたことを特徴とする特許請求の範囲
   第１項記載の半導体記憶装置。