JPS6199999A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6199999A JPS6199999A JP59218480A JP21848084A JPS6199999A JP S6199999 A JPS6199999 A JP S6199999A JP 59218480 A JP59218480 A JP 59218480A JP 21848084 A JP21848084 A JP 21848084A JP S6199999 A JPS6199999 A JP S6199999A
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- Japan
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- defective
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- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
゛この発明は、半導体記憶装置に関するもので、例えば
、複数ビットの単位で記憶情報の書き込み／読み出しを
行うダイナミック型ＲＡＭ （ランダム・アクセス・メ
モリ）に利用して有効な技術に関するものである。
、複数ビットの単位で記憶情報の書き込み／読み出しを
行うダイナミック型ＲＡＭ （ランダム・アクセス・メ
モリ）に利用して有効な技術に関するものである。
半導体記憶装置においては、その製品歩留りを向上させ
るために、欠陥ビット救済方式を利用することが考えら
れている。−欠陥ビット救済方式を採用するために、例
えば×１ビット構成（１ビツトの単位のデータを書込み
又は読み出す）の半導体記憶装置には、メモＪ）アレイ
内の不良アドレスを記憶する適当な記憶手段及びそのア
ドレス比較回路、並びに冗長回路（予備メモリアレイ）
のような付加回路が設けられる。
るために、欠陥ビット救済方式を利用することが考えら
れている。−欠陥ビット救済方式を採用するために、例
えば×１ビット構成（１ビツトの単位のデータを書込み
又は読み出す）の半導体記憶装置には、メモＪ）アレイ
内の不良アドレスを記憶する適当な記憶手段及びそのア
ドレス比較回路、並びに冗長回路（予備メモリアレイ）
のような付加回路が設けられる。
しかしながら、複数ビットの単位で書き込み又は読み出
しを行う半導体記憶装置、例えば×８ビット構成のもの
にあっては、上記８対のデータ線に１つのアドレスが割
り当てられ、それぞれ対応する８対の共通データ線に接
続するものである。
しを行う半導体記憶装置、例えば×８ビット構成のもの
にあっては、上記８対のデータ線に１つのアドレスが割
り当てられ、それぞれ対応する８対の共通データ線に接
続するものである。
したがって、上記８対のデータ線の中で１対のデータ線
に不良があっても、全てのデータ線を予備メモリアレイ
に切り換える。このため、予備メモリアレイも８対の冗
長用データ線を設ける必要があるため、実際の不良デー
タ線に対して余分な冗長用データ線を設けなければなら
なくなる。（冗長ビット付の半導体記憶装置については
、例えば特開昭５３−４１９４６号公報参照） 〔発明の目的〕 この発明の目的は、少ない予備メモリアレイによって実
質的な欠陥救済率の向上を図った半導体記憶装置を提供
することにある。
に不良があっても、全てのデータ線を予備メモリアレイ
に切り換える。このため、予備メモリアレイも８対の冗
長用データ線を設ける必要があるため、実際の不良デー
タ線に対して余分な冗長用データ線を設けなければなら
なくなる。（冗長ビット付の半導体記憶装置については
、例えば特開昭５３−４１９４６号公報参照） 〔発明の目的〕 この発明の目的は、少ない予備メモリアレイによって実
質的な欠陥救済率の向上を図った半導体記憶装置を提供
することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、複数ビット構成の半導体記憶装置において、
少なくとも１つの冗長用データ線を含む冗長用メモリア
レイを用窓しておいて、この冗長用のデータ線を不良ア
ドレス信号と、不良ビットアドレスに従って上記いずれ
かの共通データ線に結合させる冗長データ線選択回路及
び上記不良アドレス及びビットアドレスに従って上記い
ずれかの選択タイミング信号の発生を禁止する回路とを
設けて欠陥データ線の救済を行うものである。
少なくとも１つの冗長用データ線を含む冗長用メモリア
レイを用窓しておいて、この冗長用のデータ線を不良ア
ドレス信号と、不良ビットアドレスに従って上記いずれ
かの共通データ線に結合させる冗長データ線選択回路及
び上記不良アドレス及びビットアドレスに従って上記い
ずれかの選択タイミング信号の発生を禁止する回路とを
設けて欠陥データ線の救済を行うものである。
第１図には、この発明の一実施例のダイナミック型ＲＡ
Ｍのブロック図が示されている。同図のダイナミック型
ＲＡＭは、特に制限されないが、８ビツトの単位でアク
セスするダイナミック型Ｒ−ＡＭであり、公知の半導体
集積回路の製造技術によって、単結晶シリコンのような
半導体基板上において形成される。
Ｍのブロック図が示されている。同図のダイナミック型
ＲＡＭは、特に制限されないが、８ビツトの単位でアク
セスするダイナミック型Ｒ−ＡＭであり、公知の半導体
集積回路の製造技術によって、単結晶シリコンのような
半導体基板上において形成される。
この実施例では、特に制限されないが、メモリアレイは
、Ｍ−ＡＲＹＩ、Ｍ−ＡＲＹ２のように左右２つに分け
て配置さ゛れている。各メモリアレイＭ−ＡＲＹＩ、Ｍ
−ＡＲＹ２において、８本の相補データ線対が一組とさ
れ、同図においては縦方向に向かうよう形成されている
。すなわち、メモリアレイを８ブロツク（マット）に分
けて構成するのではなく、８ビツトのデータ線二同−の
ンモリアレイ内の互いに隣合う８本の相補データ線対に
対して、１つのアドレスが割り当てられ、同図では横方
向に順に配置される。このようにすることによって、メ
モリアレイ及びその周辺回路の簡素化を図ることができ
る。
、Ｍ−ＡＲＹＩ、Ｍ−ＡＲＹ２のように左右２つに分け
て配置さ゛れている。各メモリアレイＭ−ＡＲＹＩ、Ｍ
−ＡＲＹ２において、８本の相補データ線対が一組とさ
れ、同図においては縦方向に向かうよう形成されている
。すなわち、メモリアレイを８ブロツク（マット）に分
けて構成するのではなく、８ビツトのデータ線二同−の
ンモリアレイ内の互いに隣合う８本の相補データ線対に
対して、１つのアドレスが割り当てられ、同図では横方
向に順に配置される。このようにすることによって、メ
モリアレイ及びその周辺回路の簡素化を図ることができ
る。
ロウ系アドレス選択線（ワード線）は、上記各メモリア
レイＭ−ＡＲＹ１．Ｍ−ＡＲＹ２に対して共通に横方向
に向かうよう形成され、同図では縦方向に順に配置され
る。 ・ 上記相補データ線対は、カラムスイッチＣ−３Ｗｌ、Ｃ
−５Ｗ２を介して８本の共通相補データ線対ＣＤＩ、Ｃ
Ｄ２に選択的に接続される。同図おいては、上記共通相
補データ線対は横方向に走っている。この共通相補デー
タ線対ＣＤＩ、ＣＤ２は、メインアンプＭＡＩ、ＭＡ２
の入力端子にそれぞれ接続される。
レイＭ−ＡＲＹ１．Ｍ−ＡＲＹ２に対して共通に横方向
に向かうよう形成され、同図では縦方向に順に配置され
る。 ・ 上記相補データ線対は、カラムスイッチＣ−３Ｗｌ、Ｃ
−５Ｗ２を介して８本の共通相補データ線対ＣＤＩ、Ｃ
Ｄ２に選択的に接続される。同図おいては、上記共通相
補データ線対は横方向に走っている。この共通相補デー
タ線対ＣＤＩ、ＣＤ２は、メインアンプＭＡＩ、ＭＡ２
の入力端子にそれぞれ接続される。
センスアンプＳＡ１．ＳＡ２は、上記メモリアレイの相
補データ線対の微少読み出し電圧を受け、そのタイミン
グ信号φｐａにより動作状態とされ上記読み出し電圧に
従って相補データ線対をハイレベル／ロウレベルに増：
＠するものである。
補データ線対の微少読み出し電圧を受け、そのタイミン
グ信号φｐａにより動作状態とされ上記読み出し電圧に
従って相補データ線対をハイレベル／ロウレベルに増：
＠するものである。
ロウアドレスバッファＲ−ＡＤＢは、外部端子からのｍ
＋ｌビットのアドレス信号ＲＡＤを受け、内部相補アド
レス信号ａＯ〜ａｍ、７０〜τｍを形成して、ロウアド
レスデコーダＲ−ＤＣＨに送出する。なお１．以後の説
明及び図面においては、一対の内部相補アドレス信号、
例えばａＱ、丁０を内部相補アドレス信号ａ−０と表す
ことにする。
＋ｌビットのアドレス信号ＲＡＤを受け、内部相補アド
レス信号ａＯ〜ａｍ、７０〜τｍを形成して、ロウアド
レスデコーダＲ−ＤＣＨに送出する。なお１．以後の説
明及び図面においては、一対の内部相補アドレス信号、
例えばａＱ、丁０を内部相補アドレス信号ａ−０と表す
ことにする。
したがって、上記内部相補アドレス信号ａＱ−３ｍ、ａ
Ｑ〜１ｍは、内部相補アドレス信号ａＱ〜１ｍと表す。
Ｑ〜１ｍは、内部相補アドレス信号ａＱ〜１ｍと表す。
ロウアドレスデコーダＲ−ＤＣＲは、上記アドレス信号
１０〜ａｍに従って１本のワード線をワ−ド線選択タイ
ミング信号φＸに同期して選択する。
１０〜ａｍに従って１本のワード線をワ−ド線選択タイ
ミング信号φＸに同期して選択する。
カラムアドレスパンツ１Ｃ−ＡＤＢは、外部端子からの
ｆｉ＋ｌビットのアドレス信号ＣＡＤを受け、内部相補
アドレス信号ａ Ｏｗａ ｎ、ａ Ｏｗａｎを形成して
、カラムアドレスデコーダＣ−０ＣＲに送出する。なお
、上記内部相補アドレス信号の表し方に従って、図面及
び以下の説明では、上記内部相補アドレス信号ａＯ〜ａ
ｎ＋ａＯ＝ａｎを内部相補アドレス信号上Ｏ−土ｎと表
す。
ｆｉ＋ｌビットのアドレス信号ＣＡＤを受け、内部相補
アドレス信号ａ Ｏｗａ ｎ、ａ Ｏｗａｎを形成して
、カラムアドレスデコーダＣ−０ＣＲに送出する。なお
、上記内部相補アドレス信号の表し方に従って、図面及
び以下の説明では、上記内部相補アドレス信号ａＯ〜ａ
ｎ＋ａＯ＝ａｎを内部相補アドレス信号上Ｏ−土ｎと表
す。
カラムアドレスデコーダＣ−ＤＣＲは、上記アドレス信
号ａ Ｑ 〜Ａｎに従って８本の相補データ線対をデー
タ線選択タイミング信号φｙに同期した選択信号を形成
する。
号ａ Ｑ 〜Ａｎに従って８本の相補データ線対をデー
タ線選択タイミング信号φｙに同期した選択信号を形成
する。
カラムスイッチｃ−ｓｗｉ、ｃ−３ｗ２は、上記選択信
号を受け、上記８対の相補データ線を対応する８対の共
通相補データ線に接続する。なお、同図では、ｆｆ１Ｊ
示的にしめされた上記相補データ線対及び共通相補デー
タ線対は、１本の線により現している。
号を受け、上記８対の相補データ線を対応する８対の共
通相補データ線に接続する。なお、同図では、ｆｆ１Ｊ
示的にしめされた上記相補データ線対及び共通相補デー
タ線対は、１本の線により現している。
入出力回路Ｉ１０は、読み出しのためのメインアンプ及
びデータ出カバソファと、書込みのためのデータ入カバ
ソファとにより構成され、読み出し時には、動作状態に
された一方のメインアンプＭＡＩ又はＭＡ２を増幅して
外部端子ＤＡに送出する。また、書込み動作時には、そ
の（ｉ込み出力を上記共通相補データ線対ＣＤ１．ＣＤ
２に供給する。同図では、この書込み用の信号経路を省
略して描かれている。
びデータ出カバソファと、書込みのためのデータ入カバ
ソファとにより構成され、読み出し時には、動作状態に
された一方のメインアンプＭＡＩ又はＭＡ２を増幅して
外部端子ＤＡに送出する。また、書込み動作時には、そ
の（ｉ込み出力を上記共通相補データ線対ＣＤ１．ＣＤ
２に供給する。同図では、この書込み用の信号経路を省
略して描かれている。
内部制御信号発生＋１１１ｉＪ路ＴＧは、２つの外部制
御信％Ｃ５（チップセレクト信号）、ＷＥ（ライト・ｆ
ネ・−プル信号）と、特に制限されないが、上記アドレ
ス信号ａＯ〜ａ ｎｔ及びａＱ−ａｎを受けるアドレス
信号変化検出回路ＡＴＤで形成されたアドレス信号の変
化検出信号φとを受け°ζ、メモリ動作に必要な各種タ
イミング信号を形成して送出 。
御信％Ｃ５（チップセレクト信号）、ＷＥ（ライト・ｆ
ネ・−プル信号）と、特に制限されないが、上記アドレ
ス信号ａＯ〜ａ ｎｔ及びａＱ−ａｎを受けるアドレス
信号変化検出回路ＡＴＤで形成されたアドレス信号の変
化検出信号φとを受け°ζ、メモリ動作に必要な各種タ
イミング信号を形成して送出 。
する。
この実施例では、上記メモリアレイＭ −Ａ ＲＹｌ、
Ｍ−ＡＲＡＹ２に冗長用のメモリアレイＹＲ−ＡＲＹ１
．ＹＲ−ＡＲＹ２がそれぞれ設けられている。これらの
冗長用のメモリアレイＹＲ−ＡＲＹＩとＹＲ−ＡＲＹ２
は、上記メモリアレイＭ−ＡＲＹＩとＭ−ＡＹＲＹ２が
８対の相補データ線によって構成されているにもかかわ
らず、後述するように１つの相補データ線のみで構成さ
れる。
Ｍ−ＡＲＡＹ２に冗長用のメモリアレイＹＲ−ＡＲＹ１
．ＹＲ−ＡＲＹ２がそれぞれ設けられている。これらの
冗長用のメモリアレイＹＲ−ＡＲＹＩとＹＲ−ＡＲＹ２
は、上記メモリアレイＭ−ＡＲＹＩとＭ−ＡＹＲＹ２が
８対の相補データ線によって構成されているにもかかわ
らず、後述するように１つの相補データ線のみで構成さ
れる。
そして、カラムスイッチｃ−ｓｗｉとＣ−３Ｗ２には、
上記１対の冗長用のデータ線と上記８対の共通相補デー
タ線と選択的に接続するスイッチ回路（マルチプレクサ
）が設けられる。
上記１対の冗長用のデータ線と上記８対の共通相補デー
タ線と選択的に接続するスイッチ回路（マルチプレクサ
）が設けられる。
また、不良アドレス信号と不良ビットアドレスとを記憶
するアドレス記憶手段と、この不良アドレス信号とアド
レスバッファＣ−ＡＤＢから（Ｊｌされたアドレス信号
ａＯ−ａｎとを比較して記憶された不良アドレスが入力
されたことを検出するカラムアドレス比較回路とからな
るアドレスコンベアＡＣが設けられる。このアドレスコ
ンベアＡＣは、不良アドレスの指定を検出して、その中
の不良ビットアドレスを参照して、選択されたアドレス
の中の不良データ線の選択動作を禁止するとともに、上
記冗長用メモリアレイＹＲ−ＡＲＹ１（又はＹＲ−・、
’、 ＲＹ ２ ）に設けられた冗長用データ線を上記
不良ビットに対応した共通相補データ線に接続するとい
う選択動作に切り替える。
するアドレス記憶手段と、この不良アドレス信号とアド
レスバッファＣ−ＡＤＢから（Ｊｌされたアドレス信号
ａＯ−ａｎとを比較して記憶された不良アドレスが入力
されたことを検出するカラムアドレス比較回路とからな
るアドレスコンベアＡＣが設けられる。このアドレスコ
ンベアＡＣは、不良アドレスの指定を検出して、その中
の不良ビットアドレスを参照して、選択されたアドレス
の中の不良データ線の選択動作を禁止するとともに、上
記冗長用メモリアレイＹＲ−ＡＲＹ１（又はＹＲ−・、
’、 ＲＹ ２ ）に設けられた冗長用データ線を上記
不良ビットに対応した共通相補データ線に接続するとい
う選択動作に切り替える。
なお、データ線に対しても同様な冗長用メモリアレイを
設けることが望ましいが、この発明には直接関係し、な
いので同図では省略されている。
設けることが望ましいが、この発明には直接関係し、な
いので同図では省略されている。
第２１２！には、上記カラムスイッチ回路の一実施例の
回路図が示されている。同図において、ＭＯＳＦＥＴは
、エンハンスメント型のＮチャンネルＭ ＯＳ Ｆ Ｆ
、 Ｔである。
回路図が示されている。同図において、ＭＯＳＦＥＴは
、エンハンスメント型のＮチャンネルＭ ＯＳ Ｆ Ｆ
、 Ｔである。
メモリアレイＭ −Ａ ＲＹの相補データ線ＤＯ１ＤＯ
〜Ｄ７．Ｄ７は、カラムスイッチを構成するＭＯ５ＦＥ
ＴＱ１．Ｑ２〜Ｑ７．Ｑ８を介してそれぞれ共通相補デ
ータ線ＣＤＯ，ＣＤ０−ＣＤ７゜ＣＤ７に接続される。
〜Ｄ７．Ｄ７は、カラムスイッチを構成するＭＯ５ＦＥ
ＴＱ１．Ｑ２〜Ｑ７．Ｑ８を介してそれぞれ共通相補デ
ータ線ＣＤＯ，ＣＤ０−ＣＤ７゜ＣＤ７に接続される。
これらのＭ ＯＳ Ｆ Ｅ Ｔ Ｑ １ 。
Ｑ２〜Ｑ７．Ｑ８のゲートは、それぞれ共通化され、カ
ラムアドレスデコーダＤ−ＯＣＲの出力信号によって共
通に制御される伝送ゲートＭＯ５ＦＥＴＱ９〜Ｑ１２を
通し゛Ｃデータ線選択タイミング信号φｙＯ〜φｙ７が
供給される。これらのワード１ｇ選択タイミング信号φ
ｙＯ〜φｙ７は、上記ワード線選択タイミング信号φｙ
に基づいて形成される。
ラムアドレスデコーダＤ−ＯＣＲの出力信号によって共
通に制御される伝送ゲートＭＯ５ＦＥＴＱ９〜Ｑ１２を
通し゛Ｃデータ線選択タイミング信号φｙＯ〜φｙ７が
供給される。これらのワード１ｇ選択タイミング信号φ
ｙＯ〜φｙ７は、上記ワード線選択タイミング信号φｙ
に基づいて形成される。
また、予備メモリアレイＹＲ−ＡＲＹは、１対の相補デ
ータ線り、Ｄにより構成される。この１対の相補データ
線り、′５は、それぞれスイッチＭＯ５ＦＥＴＱＩ ３
．Ｑｌ ４〜Ｑ１９．Ｑ２０により構成されたマルチプ
レクサを介して上記共通相補データ線ＣＤＯ，ＣＤＯ〜
ＣＤ？、ＣＤ７に選択的に接続される。これらのスイッ
チＭＯ３ＦＥＴＱ１３．Ｑ１４〜Ｑ１９．Ｑ２０のゲー
トには、上記アドレスコンベアＡＣにより形成され、不
良アドレスがｔｉｔ定された時の不良ビットアドレスに
従って形成されたデータ線選択タイミング信号φｙＯ°
〜φｙ７゛ が供給される。
ータ線り、Ｄにより構成される。この１対の相補データ
線り、′５は、それぞれスイッチＭＯ５ＦＥＴＱＩ ３
．Ｑｌ ４〜Ｑ１９．Ｑ２０により構成されたマルチプ
レクサを介して上記共通相補データ線ＣＤＯ，ＣＤＯ〜
ＣＤ？、ＣＤ７に選択的に接続される。これらのスイッ
チＭＯ３ＦＥＴＱ１３．Ｑ１４〜Ｑ１９．Ｑ２０のゲー
トには、上記アドレスコンベアＡＣにより形成され、不
良アドレスがｔｉｔ定された時の不良ビットアドレスに
従って形成されたデータ線選択タイミング信号φｙＯ°
〜φｙ７゛ が供給される。
すなわち、いま図示の相補データ線Ｄｏ、ＤＯ〜Ｄ７．
Ｄ７のうち、相補データ線Ｄ２．Ｄ２に欠陥がある場合
、上記アドレスコンベアＡＣの記憶手段には、これら８
対の相補データ線ＤＯ，ＤＯ〜Ｄ７．Ｄ７に割り当てら
れたアドレスと、上記第３ビツトの相補データ線Ｄ２．
Ｄ２のビットアドレスとが書き込まれる。そして、上記
欠陥データ線Ｄ２．Ｄ２を含むアドレスにアルセスされ
ると、アドレス比較回路がこれを検出する。この検出出
力により、アドレスコンベアＡＣは、上記不良ビットを
参照して、一方において上記データ線選択タイミンク信
号φｙ２の出力を禁止させる。
Ｄ７のうち、相補データ線Ｄ２．Ｄ２に欠陥がある場合
、上記アドレスコンベアＡＣの記憶手段には、これら８
対の相補データ線ＤＯ，ＤＯ〜Ｄ７．Ｄ７に割り当てら
れたアドレスと、上記第３ビツトの相補データ線Ｄ２．
Ｄ２のビットアドレスとが書き込まれる。そして、上記
欠陥データ線Ｄ２．Ｄ２を含むアドレスにアルセスされ
ると、アドレス比較回路がこれを検出する。この検出出
力により、アドレスコンベアＡＣは、上記不良ビットを
参照して、一方において上記データ線選択タイミンク信
号φｙ２の出力を禁止させる。
これによって、カラムスイッチを構成するＭＯ３ＦＥＴ
Ｑ５．Ｑ６のみがオフ状態のままとされるので、欠陥デ
ータ線Ｄ２．Ｄ２の選択を禁止する。
Ｑ５．Ｑ６のみがオフ状態のままとされるので、欠陥デ
ータ線Ｄ２．Ｄ２の選択を禁止する。
また、上記アドレスコンベアＡＣは、上記不良ビットア
ドレスを参照して、他方において上記データ線選択タイ
ミンク信号φｙに同期して、予備メモリアレイＹＲ−Ａ
ＲＹのテ゛−タ線選択タイミング信号φｙ２′を発生さ
セる。これにより、スイッチＭＯ３ＦＥＴＱ１７．Ｑ１
Ｂがオン状態にされるので、、予備相補データ線り、Ｄ
は、上記欠陥相補データ線Ｄ２．．Ｄ２に代わって共通
相補データ線ＣＤ２．ＣＤ２に接続される。
ドレスを参照して、他方において上記データ線選択タイ
ミンク信号φｙに同期して、予備メモリアレイＹＲ−Ａ
ＲＹのテ゛−タ線選択タイミング信号φｙ２′を発生さ
セる。これにより、スイッチＭＯ３ＦＥＴＱ１７．Ｑ１
Ｂがオン状態にされるので、、予備相補データ線り、Ｄ
は、上記欠陥相補データ線Ｄ２．．Ｄ２に代わって共通
相補データ線ＣＤ２．ＣＤ２に接続される。
（１）多ビツト構成の半導体記憶装置において、不良ア
ドレス信号とその中の不良ビットアドレスとを −不良
情報として記憶させることによって、実際に不良となっ
たデータ線のみを冗長用のデータ線に切り換えることに
よって、必要とされる冗長用回路の簡素化を図ることが
できるという効果が得られる。
ドレス信号とその中の不良ビットアドレスとを −不良
情報として記憶させることによって、実際に不良となっ
たデータ線のみを冗長用のデータ線に切り換えることに
よって、必要とされる冗長用回路の簡素化を図ることが
できるという効果が得られる。
（２）上記（１１により、同じ占有面積ならより多（の
冗長用データ線が形成できるから、欠陥救済率の向上を
図ることができるという効果が得られる。
冗長用データ線が形成できるから、欠陥救済率の向上を
図ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸税しない範囲で種々変更可
能であることはいうまでもない。例えば、書き込み又は
読み出しは、複数ビット（例えば４ビツト等）であれは
何であってもよい。また、各回路ブロックの具体的回路
構成は、種々の実施形感を採ることができるものである
。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸税しない範囲で種々変更可
能であることはいうまでもない。例えば、書き込み又は
読み出しは、複数ビット（例えば４ビツト等）であれは
何であってもよい。また、各回路ブロックの具体的回路
構成は、種々の実施形感を採ることができるものである
。
例えば、外部硝子から供給するアドレス信号は、共通の
外部端子からロウアドレス信号とカラムアドレス信号と
時分割方式により供給するものであってもよい。
外部端子からロウアドレス信号とカラムアドレス信号と
時分割方式により供給するものであってもよい。
以上本発明者によってなされた発明をその背景となった
利用分野であるダイナミック型ＲＡＭに通用した場合つ
いて説明したが、それに限定されるものではなく、例え
ば、スタティック型ＲＡＭあるいはプログラマブルＲＯ
Ｍ （リード・オンリー・メモリ）にあっても、上述の
ように複数ビ・７トの信号を書込み又は読み出すことを
条件として広（適用することができる。
利用分野であるダイナミック型ＲＡＭに通用した場合つ
いて説明したが、それに限定されるものではなく、例え
ば、スタティック型ＲＡＭあるいはプログラマブルＲＯ
Ｍ （リード・オンリー・メモリ）にあっても、上述の
ように複数ビ・７トの信号を書込み又は読み出すことを
条件として広（適用することができる。
第１図は、この発明の一実施例を示す内部購成ブロック
図、 第２図は、その具体的一実施例を示すカラムスイッチの
回路図である。 Ｍ−ＡＲＹＩ、Ｍ−ＡＲＹ２・・メモリアレイ、ＳＡ
１ ＋ Ｓ Ａ ２・・センスアンプ、Ｒ−ＡＤＨ・
・ロウアドレスバッファ、Ｃ−３Ｗ１．Ｃ−３Ｗ２・・
カラムスイッチ、Ｃ−ＡＤＢ・・カラムアドレスバッフ
ァ、Ｒ−ＤＣＲ・・ロウアドレスデコーグ、Ｃ−ＤＣＲ
Ｉ、Ｃ−ＤＣＲ２・・カラムアドレスデコーダ、ＭＡＬ
、ＭＡ２・・メインアンフ、Ｔ Ｇ・・タイミング発生
回路、ＡＴＤ・・アドレス信号変化検出回路、Ｉｌｏ・
・入出力回路、ＡＣ・・アドレスコンベア 第１図 Ｃ＾０ ００〜Ｄ７
図、 第２図は、その具体的一実施例を示すカラムスイッチの
回路図である。 Ｍ−ＡＲＹＩ、Ｍ−ＡＲＹ２・・メモリアレイ、ＳＡ
１ ＋ Ｓ Ａ ２・・センスアンプ、Ｒ−ＡＤＨ・
・ロウアドレスバッファ、Ｃ−３Ｗ１．Ｃ−３Ｗ２・・
カラムスイッチ、Ｃ−ＡＤＢ・・カラムアドレスバッフ
ァ、Ｒ−ＤＣＲ・・ロウアドレスデコーグ、Ｃ−ＤＣＲ
Ｉ、Ｃ−ＤＣＲ２・・カラムアドレスデコーダ、ＭＡＬ
、ＭＡ２・・メインアンフ、Ｔ Ｇ・・タイミング発生
回路、ＡＴＤ・・アドレス信号変化検出回路、Ｉｌｏ・
・入出力回路、ＡＣ・・アドレスコンベア 第１図 Ｃ＾０ ００〜Ｄ７
Claims (1)
- 【特許請求の範囲】 １、１つのアドレスが割当てられた複数のデータ線とこ
れに対応する共通データ線とを複数の選択タイミング信
号によりに結合させるカラムスイッチと、少なくとも１
つの冗長用データ線を含む冗長用メモリアレイと、この
冗長用のデータ線を不良アドレス信号と不良ビットアド
レスに従って上記いずれかの共通データ線に結合させる
冗長データ線選択回路及び上記不良アドレス信号と不良
ビットアドレスに従って上記いずれかの選択タイミング
信号の発生を禁止する回路とからなる不良アドレス切り
換え回路とを含むことを特徴とする半導体記憶装置。 ２、１つのアドレスが割り当てられた複数のデータ線は
、互いに隣接して設けられるものであることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。 ３、上記半導体記憶装置は、ダイナミック型ＲＡＭであ
ることを特徴とする特許請求の範囲第１又は第２項記載
の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218480A JPS6199999A (ja) | 1984-10-19 | 1984-10-19 | 半導体記憶装置 |
| KR1019850006475A KR860003603A (ko) | 1984-10-19 | 1985-09-05 | 반도체 메모리 |
| GB08524042A GB2165971A (en) | 1984-10-19 | 1985-09-30 | A semiconductor memory |
| DE19853537015 DE3537015A1 (de) | 1984-10-19 | 1985-10-17 | Halbleiterspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218480A JPS6199999A (ja) | 1984-10-19 | 1984-10-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6199999A true JPS6199999A (ja) | 1986-05-19 |
Family
ID=16720587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59218480A Pending JPS6199999A (ja) | 1984-10-19 | 1984-10-19 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS6199999A (ja) |
| KR (1) | KR860003603A (ja) |
| DE (1) | DE3537015A1 (ja) |
| GB (1) | GB2165971A (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3537015A1 (de) | 1986-05-15 |
| KR860003603A (ko) | 1986-05-28 |
| GB8524042D0 (en) | 1985-11-06 |
| GB2165971A (en) | 1986-04-23 |
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