JPS6237966A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS6237966A JPS6237966A JP17710485A JP17710485A JPS6237966A JP S6237966 A JPS6237966 A JP S6237966A JP 17710485 A JP17710485 A JP 17710485A JP 17710485 A JP17710485 A JP 17710485A JP S6237966 A JPS6237966 A JP S6237966A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体素子、特に液晶等と組合せて画像表示装
置を構成するための非晶質シリコン半導体よりなる薄膜
トランジスタ（以後ＴＰＴと呼Ｊの製造方法に関するも
のである。
置を構成するための非晶質シリコン半導体よりなる薄膜
トランジスタ（以後ＴＰＴと呼Ｊの製造方法に関するも
のである。
従来の技術
第２図にＴＰＴの要部構成断面図を示す０ガラス等の絶
縁基板１上にゲート電極なる第１の導電体２が形成され
、第１の絶縁薄膜層３を介して非晶質シリコン半導体層
４が形成され、半導体層４のチャンネル部上に第２の絶
縁薄膜層６が形成され、ソース、ドレイン電極なる第２
の導電体層７ａ、７ｂがリン等を添加した非晶質シリコ
ン半導体層５を介して形成されている０ 次に上述の構造をもつＴＰＴの製作工程について簡単に
説明する。捷ず、ガラス等の絶縁基板上にゲート電極々
る第１の金属層２を選択的に被着形成する。ついで全面
に窒化シリコン等からなる３ペーソ 第１の絶縁薄膜層３．非晶質シリコン半導体層４゜窒化
シリコン等からなる第２の絶縁薄膜層６をプラズマ化学
気相堆積法によシ基板温度を３００°Ｃに保ち順次被着
する。次に前記第２の絶縁薄膜層６の一部をチャンネル
部上に残る様に他を除去した後に、リン等の不純物を含
む非晶質シリコン半導体層６を全面にプラズマ化学気相
堆積法により基板温度を３００°Ｃに保ち被着する。こ
の不純物を含む非晶質シリコン半導体層５は非晶質シリ
コン半導体層４とソース・ドレイン電極７２Ｌ、 ７
ｂとの間のオーミック接触を得ることを目的としている
。
縁基板１上にゲート電極なる第１の導電体２が形成され
、第１の絶縁薄膜層３を介して非晶質シリコン半導体層
４が形成され、半導体層４のチャンネル部上に第２の絶
縁薄膜層６が形成され、ソース、ドレイン電極なる第２
の導電体層７ａ、７ｂがリン等を添加した非晶質シリコ
ン半導体層５を介して形成されている０ 次に上述の構造をもつＴＰＴの製作工程について簡単に
説明する。捷ず、ガラス等の絶縁基板上にゲート電極々
る第１の金属層２を選択的に被着形成する。ついで全面
に窒化シリコン等からなる３ペーソ 第１の絶縁薄膜層３．非晶質シリコン半導体層４゜窒化
シリコン等からなる第２の絶縁薄膜層６をプラズマ化学
気相堆積法によシ基板温度を３００°Ｃに保ち順次被着
する。次に前記第２の絶縁薄膜層６の一部をチャンネル
部上に残る様に他を除去した後に、リン等の不純物を含
む非晶質シリコン半導体層６を全面にプラズマ化学気相
堆積法により基板温度を３００°Ｃに保ち被着する。こ
の不純物を含む非晶質シリコン半導体層５は非晶質シリ
コン半導体層４とソース・ドレイン電極７２Ｌ、 ７
ｂとの間のオーミック接触を得ることを目的としている
。
その後第１図に示すように非晶質シリコン半導体層４、
および不純物を含む非晶質シリコン半導体層６を島状に
する。ついでソース・ドレイン電極７ａ、 了すを被
着形成した移相２の絶縁薄膜層６上に残っている不純物
を含む非晶質シリコン半導体層５を選択的に除去してＴ
ＰＴが完成する。
および不純物を含む非晶質シリコン半導体層６を島状に
する。ついでソース・ドレイン電極７ａ、 了すを被
着形成した移相２の絶縁薄膜層６上に残っている不純物
を含む非晶質シリコン半導体層５を選択的に除去してＴ
ＰＴが完成する。
発明が解決しようとする問題点
前述のＴＰＴの製法では不純物を含む非晶質シリコン半
導体層５を全面に被着した時、第２の絶縁薄膜層６」二
の前記不純物を含む非晶質シリコン半導体層５が剥離し
たり、熱的ダメージによる第２の絶縁薄膜層６が剥離す
るなどの不良が発生しやすかった。
導体層５を全面に被着した時、第２の絶縁薄膜層６」二
の前記不純物を含む非晶質シリコン半導体層５が剥離し
たり、熱的ダメージによる第２の絶縁薄膜層６が剥離す
るなどの不良が発生しやすかった。
本発明はかかる問題点に鑑み外されたもので、不純物を
含む非晶質シリコン半導体層の被着時の基板温度を制御
することによｐ Ｔ Ｆ’ Ｔ作製工程における不純物
を含む非晶質シリコン、第２の絶縁薄膜層等の剥離とい
う不良がなく、かつ耐熱性。
含む非晶質シリコン半導体層の被着時の基板温度を制御
することによｐ Ｔ Ｆ’ Ｔ作製工程における不純物
を含む非晶質シリコン、第２の絶縁薄膜層等の剥離とい
う不良がなく、かつ耐熱性。
、寿命に関して信頼性の高いＴＰＴを提供することを目
的としている。
的としている。
問題点を解決するための手段
上記問題点を解決するだめの本発明の技術的手段は、Ｔ
ＰＴ作製工程における不純物を含む非晶質シリコン半導
体層の被着時の基板温度を１２１〜１９９°Ｃに保つこ
とである。
ＰＴ作製工程における不純物を含む非晶質シリコン半導
体層の被着時の基板温度を１２１〜１９９°Ｃに保つこ
とである。
作用
本発明は前述したように基板温度を所定の温度とするこ
とにより、不純物を含む非晶質シリコン５ページ 半導体層の第２の絶縁薄膜層に対する付着力が強捷り、
第２の絶縁薄膜層以下に与える熱的ダメージを減少せし
めて、不純物を含む非晶質シリコン半導体層、第２の絶
縁薄膜層等の剥離がない良好なＴＰＴを作製できる。寸
だ、基板温度の下限を１３０’Ｃ以上にすることにより
従来のＴＰＴの寿命に劣ら々いＴＰＴが得られる。
とにより、不純物を含む非晶質シリコン５ページ 半導体層の第２の絶縁薄膜層に対する付着力が強捷り、
第２の絶縁薄膜層以下に与える熱的ダメージを減少せし
めて、不純物を含む非晶質シリコン半導体層、第２の絶
縁薄膜層等の剥離がない良好なＴＰＴを作製できる。寸
だ、基板温度の下限を１３０’Ｃ以上にすることにより
従来のＴＰＴの寿命に劣ら々いＴＰＴが得られる。
実施例
以下、本発明の実施例について説明する。
第１図に本実施例のＴＰＴの工程断面図を示す。
第１図（ａ）に示すようにガラス基板１上にＯｒ又はＯ
ｒとモリブデンシリサイドの２層構造のものをゲート電
極２として選択的に被着形成した後、窒化シリコン絶縁
膜３．非晶質シリコン半導体膜４１゜第２の窒化シリコ
ン絶縁膜６１を１３．５６ ＭＨｚの高周波プラズマ化
学気相堆積（プレズマＣＶＤ）法により基板温度２６０
℃〜３５０°Ｃにして堆積する。次に第２の窒化シリコ
ン絶縁膜６１の必要以外の部分を除去し絶縁薄膜層６と
して第１図（ｂ）に至る。その後第１図（Ｃ）に示すよ
うに全面にリン６ページ を含む非晶質シリコン半導体膜５１を１３・５６ＭＨｚ
プラズマＣＶＤ法により基板温度を１７０℃に保持して
堆積する。さらに第１図（ｄ）に示すように非晶質シリ
コン半導体層４１とリンを含む非晶質シリコン半導体層
５１を選択的に除去して島状の半導体層４，６１を形成
する。
ｒとモリブデンシリサイドの２層構造のものをゲート電
極２として選択的に被着形成した後、窒化シリコン絶縁
膜３．非晶質シリコン半導体膜４１゜第２の窒化シリコ
ン絶縁膜６１を１３．５６ ＭＨｚの高周波プラズマ化
学気相堆積（プレズマＣＶＤ）法により基板温度２６０
℃〜３５０°Ｃにして堆積する。次に第２の窒化シリコ
ン絶縁膜６１の必要以外の部分を除去し絶縁薄膜層６と
して第１図（ｂ）に至る。その後第１図（Ｃ）に示すよ
うに全面にリン６ページ を含む非晶質シリコン半導体膜５１を１３・５６ＭＨｚ
プラズマＣＶＤ法により基板温度を１７０℃に保持して
堆積する。さらに第１図（ｄ）に示すように非晶質シリ
コン半導体層４１とリンを含む非晶質シリコン半導体層
５１を選択的に除去して島状の半導体層４，６１を形成
する。
しかるのち、第２図に示すようにソース・ドレイン電極
７ａ、７ｂを被着形成し、それをマスクにして第２の窒
化シリコン絶縁嘆６上に被着しているリンを含む非晶質
シリコン半導体層５２を除去して半導体層６とし、本発
明によるＴＰＴが完成する。
７ａ、７ｂを被着形成し、それをマスクにして第２の窒
化シリコン絶縁嘆６上に被着しているリンを含む非晶質
シリコン半導体層５２を除去して半導体層６とし、本発
明によるＴＰＴが完成する。
本実施例によれば、表に示すように堆積時あるいは堆積
後にリンを含む非晶質シリコン半導体層５１および第２
の絶縁薄膜層６である窒化シリコンが剥離することな（
ＴＰＴを作成することができる。また、耐熱性、寿命等
の信頼性も従来のＴＦＴに劣ることなく良い。
後にリンを含む非晶質シリコン半導体層５１および第２
の絶縁薄膜層６である窒化シリコンが剥離することな（
ＴＰＴを作成することができる。また、耐熱性、寿命等
の信頼性も従来のＴＦＴに劣ることなく良い。
リンを含む第２の非晶質半導体層５１の堆積時の基板温
度に対する目検結果を表に示す。表に示７ペ〜ノ されるごとく、基板温度２０ｏ℃以上でリンを含む第２
の非晶質シリコン半導体層５１を堆積した場合、第２の
非晶質シリコン半導体層５は、第２の絶縁薄膜層６であ
る窒化シリコン膜の部分での剥離が一部生じた。捷だ、
基板温度が１２０℃以下の場合、リンを含む非晶質シリ
コン半導体層５１、等の剥離は生じないが、耐熱性（加
熱によるＴＰＴ特性の劣下）、寿命等の信頼性が低下し
た。
度に対する目検結果を表に示す。表に示７ペ〜ノ されるごとく、基板温度２０ｏ℃以上でリンを含む第２
の非晶質シリコン半導体層５１を堆積した場合、第２の
非晶質シリコン半導体層５は、第２の絶縁薄膜層６であ
る窒化シリコン膜の部分での剥離が一部生じた。捷だ、
基板温度が１２０℃以下の場合、リンを含む非晶質シリ
コン半導体層５１、等の剥離は生じないが、耐熱性（加
熱によるＴＰＴ特性の劣下）、寿命等の信頼性が低下し
た。
発明の効果
以上述べてきたように、本発明は不純物を含む非晶質シ
リコン半導体層の堆積時の基板温度を１２１℃〜１９９
℃にすることによシ、ＴＰＴに与える熱的ダメージが減
少し、不純物を含む非晶質シリコン半導体層、第２の絶
縁薄膜層の剥離がなく信頼性の高い良好なＴ Ｆ’ Ｔ
を作製できる。
リコン半導体層の堆積時の基板温度を１２１℃〜１９９
℃にすることによシ、ＴＰＴに与える熱的ダメージが減
少し、不純物を含む非晶質シリコン半導体層、第２の絶
縁薄膜層の剥離がなく信頼性の高い良好なＴ Ｆ’ Ｔ
を作製できる。
１・・・・・・ガラス基板、２・・・・・・ゲート電極
、３・・・・・・絶縁薄膜層、４・・・・・・非晶質シ
リコン半導体層、５・・・・・・不純物を含む非晶質シ
リコン半導体層、６・・・・・・第２の絶縁薄膜層重た
は有機薄膜層、７ａ、７ｂ・・・・・・ソース・ドレイ
ン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１泡沫
Ｃ５−８ Ｃ’Ｊ −℃
綜
、３・・・・・・絶縁薄膜層、４・・・・・・非晶質シ
リコン半導体層、５・・・・・・不純物を含む非晶質シ
リコン半導体層、６・・・・・・第２の絶縁薄膜層重た
は有機薄膜層、７ａ、７ｂ・・・・・・ソース・ドレイ
ン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１泡沫
Ｃ５−８ Ｃ’Ｊ −℃
綜
Claims (2)
- （１）基板の一主面上に第１の導電体層を選択的に被着
する工程と、全面に第１の絶縁薄膜層、第１の半導体層
、第２の絶縁薄膜層を順次被着する工程と、前記第１の
導電体層の一部と重なる様に前記第２の絶縁薄膜層を選
択的に残し他を除去する工程と、全面に不純物を含む半
導体層を１２１〜１９９℃で被着する工程と、前記残存
している第２の絶縁薄膜層を含む前記半導体層および前
記不純物を含む半導体層とを島状に形成する工程と、前
記不純物を含む半導体層に重なり合う様に第２の導電体
層を選択的に被着する工程と、前記第２の絶縁薄膜上に
被着している前記不純物を含む半導体層を除去する工程
とを有する半導体素子の製造方法。 - （２）不純物を含む半導体層をプラズマ化学気相堆積法
で被着することを特徴とする特許請求の範囲第１項記載
の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17710485A JPS6237966A (ja) | 1985-08-12 | 1985-08-12 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17710485A JPS6237966A (ja) | 1985-08-12 | 1985-08-12 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6237966A true JPS6237966A (ja) | 1987-02-18 |
Family
ID=16025215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17710485A Pending JPS6237966A (ja) | 1985-08-12 | 1985-08-12 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6237966A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173650A (ja) * | 1987-12-26 | 1989-07-10 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタの製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135968A (en) * | 1980-03-27 | 1981-10-23 | Canon Inc | Amorphous silicon thin film transistor and manufacture thereof |
| JPS58212177A (ja) * | 1982-06-02 | 1983-12-09 | Matsushita Electric Ind Co Ltd | 絶縁ゲ−ト型トランジスタおよびその製造方法 |
| JPS59113667A (ja) * | 1982-12-20 | 1984-06-30 | Fujitsu Ltd | 薄膜トランジスタの製造法 |
-
1985
- 1985-08-12 JP JP17710485A patent/JPS6237966A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135968A (en) * | 1980-03-27 | 1981-10-23 | Canon Inc | Amorphous silicon thin film transistor and manufacture thereof |
| JPS58212177A (ja) * | 1982-06-02 | 1983-12-09 | Matsushita Electric Ind Co Ltd | 絶縁ゲ−ト型トランジスタおよびその製造方法 |
| JPS59113667A (ja) * | 1982-12-20 | 1984-06-30 | Fujitsu Ltd | 薄膜トランジスタの製造法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173650A (ja) * | 1987-12-26 | 1989-07-10 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタの製造方法 |
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