JPS58212177A - 絶縁ゲ−ト型トランジスタおよびその製造方法 - Google Patents

絶縁ゲ−ト型トランジスタおよびその製造方法

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JPS58212177A
JPS58212177A JP9534382A JP9534382A JPS58212177A JP S58212177 A JPS58212177 A JP S58212177A JP 9534382 A JP9534382 A JP 9534382A JP 9534382 A JP9534382 A JP 9534382A JP S58212177 A JPS58212177 A JP S58212177A
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silicon layer
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insulating
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清弘 川崎
Seiichi Nagata
清一 永田
Sadakichi Hotta
堀田 定「あ」
Hiroki Saito
弘樹 斉藤
Shigenobu Shirai
白井 繁信
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は絶縁グー) (MI S )型トランジスタ、
トリわけ非晶質゛シリコンのMIS型トランジスタに関
するものであり、チャネル部の膜ベリを防止してOn状
態の動作電流を諦保することを目的とする。また本発明
の別の目的は信・頑性の高いMO3型トランジスタを提
供することにある。
原子結合対の不完全性を補償するためにその組成中に数
係程度の水素を含んで形成される非晶質シリコンは低温
形成が可能なこと、大面積化が容易なことなどの理由に
より低価格の太陽電池として注目されている。しかしな
がら単結晶シリコンと比較すると自由電子の移動度は0
.1〜1d/V−気と3桁以上小さく、集積化に値する
性能の半導体素子は得られない。それでも高速動作や大
きなOn電流を必要としない。例えば液晶セルと組み合
わすることによって画像表示装置を構成するMISトラ
ンジスタのスイッチングアレイを得ることは可能である
第11a+42図は上記の目的を達成するために開発さ
れた非晶質シリ司・j”IM I S )う、シフタの
平面図、A−A’線上の工程断面図である。まず第2図
(a)に示すように絶縁性展板例えばガラス板1上にゲ
ート電極となる第1の金属層2を選択的に被着形成する
。次いで全面にたとえば窒化シリコンよりなるゲート絶
縁層3、不純物を含まない非晶質シリコン層4、そして
不純物を含む非晶質シリコン層6を被着する。これらの
被着方法はシラン系ガスのグロー放電によるプラズマ堆
積が簡便で、ゲート絶縁層3に窒化シリコンを得んとす
るならばアンモニアを、また不純物を含む非晶質シリコ
ンを得んとするならばジボランやホスフィンを添加すれ
ばよい。
その後第2図(b)に示すように非晶質シリコン層4.
5を選択的に除去して島状の非晶質シリコン層4°、5
°を形成する。さらに第2図では4図示しないが第1の
金属層2上のゲート絶縁層3に開口部6を形成して第1
の金属層2を一部露出した後に第2図(0)に示すよう
にオフセット・ゲート構造とならぬようゲート成極とな
る第1の金属層2と一ノ□・・、。
都電なり合った築盛′の金属層よりなる1対のソース、
ドレイン配線7,8が選択的に被着形成される。もちろ
んこの時前記開口部6を含んでゲート絶縁層3上には第
2の金属層よりなるゲート配線9も形成される。最後に
$2図(d)に示すようにソース・ドレイン配線7,8
をマスクとして不純物を含まない非晶質シリコン層4゛
上の不純物を含む非晶質シリコン層5°を除去して従来
の構造による非晶1tシリコンのMIS型トランジスタ
が完成するO ソース・ドレイン配線7,8と非晶質シリコン層4゛と
の間に介在する不純物を含む非晶質シリコン層10.1
1は追好なオーミック接触が形成されるために必要であ
り、非晶質シリコン層10゜11が存在しなくてもMI
Sトランジスタとしての動作は可能であるが、動作電圧
が高くなる傾向は避けられないのではその場合にはソー
ス・ドレイン配線7,8の材質および被着方法には注意
が必要である。不純物を含む非晶質シリコン層10.1
1が介在する場合にはソース・ドレイン配線7.8は一
般的なアルミニウムで十分である。
さて、・君2図(c)に示したように不純物を含む非晶
質シリコン層5′はソース・ドレイン配線7,8をマス
クとして選択的に除去されるのであるが、もし除去が不
十分であるとソース・ドレイン10.11間が残存した
不純物を含む非晶質シリコン層によって電気的に導通し
てしまい、ソース・ドレイン間′のリーク電流を増大さ
せることが分っている。しかしながら、不純物を含む非
晶質シリコンと不純物を含まない非晶質シリコンとの間
で選択比の大きい、換言すれば食刻速度差の大きい食刻
材がなく、弗酸:硝酸=1:30液に適量の酢酸を添加
しても選択比は精々6程度である。つまり不純物を含む
非晶質シリコン層だけを選択的に除去することは極めて
困難である。
そこで通常は第2図(d)に示したように不純物を含む
非晶質シリコン層6′を除去するとき、過食側によって
不純物を含まない非晶質シリコン層4゛も一部除去して
凹状12とするのが一般的である。
この結果としてリーク電流の増大は抑制できるものの、
M I S、型トランジスタのチャネルとなる不純物を
含まない非晶質シリコン層4°は確実に膜厚が減少する
。ある特定の組合せ、ゲート金属層2にモリブデン、不
純物として燐を含む非晶質シリコン層5、ソース・ドレ
イン配a1718にアルミニウムを用い、食刻液に弗酸
:硝酸==1:30液を使うと非晶質シリコン層の食刻
速度が5〜10倍程度に増殖され、5oooλの不純物
を含まない非晶質シリコン層4゛までわずか4〜5秒で
消失してまう。
チャネル部が余りに薄くなるとMI S )ランジスタ
のon電流は著しく減少し、適正食刻の場合に比べて九
以下になることも稀ではない。さらにやっかいなことに
は従来の構造例の第2図(d)ではチャネルの反対側が
外気に晒されるため、大気中の水分を吸着し易い。吸着
された水分中のOH−基はチャネル部をp形化してしま
うのでnチャネル動作のMISトランジスタのしきい値
電圧は時間の経過とともに増大する。すなわち動作電圧
が一定であればソース・ドレイン間。n電流は時間ノ経
過とともに減少する。しかしながら約150℃11: の乾燥窒素ガス中での加熱により吸着された水分は失な
われ、再び製造直後の特性に復帰することが分った。
このように従来の構造例による非晶質シリコンのMIS
型トランジスタではチャネル部の模ベリに帰因する特性
の不揃いを避けられず、また信頼性も極めて不安定であ
った。本発明はこのような状況に鑑みなされたもので、
その要点はチャネル部を外気より遮断する絶縁層の導入
にあり、以下第3図とともに本発明の実施例について説
明する。
なお、同一機能の各部については第1〜2図と同じ番号
を付す。
まず第3図(、)に示したように絶縁性基板1上にゲー
トとなる第1の金属層2を選択的に被着形状する。つい
で全面に第1の絶縁層3、不純物を含まない非晶質シリ
コン層4、たとえば窒化シリコン等からなる第2の絶縁
層13を順次被着する。
好ましくは各被着毎に大気に晒されることがないよう、
同一のチェンバ内または真空搬送路と複数のチェンバ内
で被着する。・Iこのためにはシラン系上 ガスのグロー放電分解による被着方法が簡便である。次
に第3図(b)に示したように第2の絶縁層13にゲー
ト金属層2と一都電なり合った一対の開口部14を形成
して第2の絶縁層13の一部13“を残し、不純物を含
まない非晶質シリコン層4を選択的に露出した後に全面
に不純物を含む非晶質シリコン層6を被着する。その後
、第3図(C)に示したように非晶質シリコン層5、第
2の絶縁層13、非晶質シリコン層4を順次選択的に除
去して前記開口部を含む島状の非晶質シリコン層5゛、
4′を形成する。さらに図示はしないがゲート金、属層
2への接続を与えるための開口部6(第1図に示す)を
第1の絶縁層3に形成した後に、全面に金属層を被着し
、不純物を含まない非晶質シリコン層4゛上に被着され
た不純物を含む非晶質シリコン層上を含んで第1の絶縁
層3上にはソース・ドレイン配線7,8を、また前記開
口部6を含んで第1の絶縁層3上にはゲート配線9を形
成する。最後にソース・ドレイン配線7,8をマスクと
して第2の絶縁層13゛上の不純物を含む非晶質シリコ
ン層を除去して第3図(d)に示すように本発明による
MIS)ランジスタが完成する。
第2図(d)と第3図(d)との比較からも明らかなよ
うにソース・ドレイン配線7,8をマスクとして不純物
を含む非晶質シリコン層5゛を選択的に除去する工程に
おいて、本発明では第2の絶゛縁層13゜の存在によっ
てチャネル部となる不純物を含まない非晶質シリコン層
4が食刻されることは皆無である。したがってチャネル
部の膜ベリによるトランジスタ特性のばらつきも生じな
い。また第2の絶縁層13°は同時にチャネル部を構成
する不純物を含まない非晶質シリコン層4′を大気より
遮断している。このため空気中の水分が吸着しても第2
の絶縁層13′を通してチャネル部をp型化するには致
らず長時間の動作に対しても安定に動作する。
もちろん一般的な意味でのパシベーション、すなわち第
2図(d)の後の工程で全面に適当な絶縁層を被着する
ことによっても同様な効果は期待できるが、ソース・ド
レイン配線7,8が存在するためにパシベーション絶縁
層が金嘱によって汚染され易く、また材質によってはパ
シベーション絶縁層とソース・ドレイン配線との化合反
応によってソース・ドレイン配線層の抵抗値が高くなる
欠点がある。これに対して本発明ではパシベーション機
能を有する第2の絶縁層13は不純物を含まない非晶質
シリコン層4の被着に引き続いて行なわれるために、非
晶質シリコン層と第2の絶縁層との界面および第2の絶
縁層自体は半導体的レベルで純1髪が高く、パシベーシ
ョン膜でもある第2の絶縁層の導入によってMIS)ラ
ンジスタの緒特性が変動しないといった優れた効果が得
られた。
なお以上の説明からも明らかなように、本発明の主旨は
単結晶シリコンを除くシリコン半導体全てに適用可能で
あり、実施例で取り上げた非晶質シリコンの他に微結晶
シリコンや多結晶シリコンでも何ら支障ない。また第1
と第2の絶縁層も窒化シリコンの他に酸化シリコンや炭
化シリコンが適宜使用されることは言うまでもない。
【図面の簡単な説明】
第1図は従来の構造によ(るMIS型トランジスタの平
面図、第2図(、)〜(d)は第1図のトランジスタの
A−A“線部分の製造工程断面図、第3図(al〜(d
)は本発明の一実施例のMIS型トランジスタの製造工
程断面図である。 1・・・・・・絶縁性基板、2・・・・・・ゲート金属
層、3・・・・・・第1の絶縁層、4,4“・・・・・
・不純物を含まない非晶質シリコン層、5,6”・・・
・・・不純物を含むシリコン層、718・・・・・・ソ
ース・ドレイン配線、9・・・・・・ゲート配線、10
.11・・・・・・ソース・ドレイン、13 、13’
・・・・・・第2の絶縁層。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名:・
::′・: 第1図 第2図      5 Vピノ   ′

Claims (3)

    【特許請求の範囲】
  1. (1)絶縁性基板上にゲートとなる@1の金属層が選択
    的に被着形成され、第1の絶縁層を介して前記第1の金
    属層を含む絶縁性基板上に島状の非単結晶シリコン層が
    選択的に被着形成され、前記島状の非単結晶シリコン層
    上で前記第1の金属層と一部重なり合うように被着形成
    された1対の不純物を含む非単結晶シリコン層をソース
    、ドレインとし、前記ソース、ドレインを除く前記島状
    の非単結晶シリコン層上には第2の絶縁層が被着形成サ
    レ、前記ソース、ドレイン上にソース、ドレイン配線が
    被着形成されていることを特徴とする絶縁ゲート型トラ
    ンジスタ。
  2. (2)絶縁性基板上に第1の金愼層を選択的に形成する
    工程と、全面に第1の絶縁層、不純物を含まない非単結
    晶シリコン層、@2の絶縁層を順次形成する工程と、前
    記第1の金属層の一部と重なる1対の開口部を前記42
    の絶縁層に形成する工程と、全面に不純物を含む非単結
    晶シリコン層を被着する工程と、前記開口部を含んで前
    記不純物を含む非単結晶シリコン層と前記不純物を含ま
    ない非単結晶シリコン層よりなる非単結晶シリコン層を
    島状に形成する工程と、前記開口部上の前記不純物を含
    む非単結晶シリコン層上に第20金嘱層を選択的に形成
    する工程と、前記第2の金属層をマスクとして前記$2
    の絶縁層上の不純物を含む非単結晶シリコン層上を除去
    する工程とを有する絶縁ゲート型トランジスタの製造方
    法。
  3. (3)第1の絶縁層、不純物を含まない非単結晶シリコ
    ン層、第2の絶縁層の形成が大気中に晒されることなく
    連続的に行なわれることを特徴とする特許請求の範囲第
    2項に記載の絶縁ゲート型トランジスタの製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59113666A (ja) * 1982-12-20 1984-06-30 Fujitsu Ltd 薄膜トランジスタの製造方法
JPS60261174A (ja) * 1984-06-07 1985-12-24 Nippon Soken Inc マトリツクスアレ−
JPS6165477A (ja) * 1984-09-07 1986-04-04 Matsushita Electric Ind Co Ltd 半導体装置
JPS61145870A (ja) * 1984-12-19 1986-07-03 Matsushita Electric Ind Co Ltd 薄膜電界効果トランジスタおよびその製造方法
JPS61164267A (ja) * 1985-01-17 1986-07-24 Nec Corp 薄膜トランジスタの製造方法
JPS61198678A (ja) * 1985-02-27 1986-09-03 Toshiba Corp アモルフアスシリコン半導体装置
JPS61208876A (ja) * 1985-03-14 1986-09-17 Sony Corp 薄膜トランジスタ
JPS6237966A (ja) * 1985-08-12 1987-02-18 Matsushita Electric Ind Co Ltd 半導体素子の製造方法
JPH01303716A (ja) * 1988-05-31 1989-12-07 Agency Of Ind Science & Technol 薄膜形成方法
WO2006007757A1 (en) * 2004-07-16 2006-01-26 Quanta Display Inc. A low temperature poly-silicon thin film transistor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58112365A (ja) * 1981-12-26 1983-07-04 Fujitsu Ltd 薄膜トランジスタの製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58112365A (ja) * 1981-12-26 1983-07-04 Fujitsu Ltd 薄膜トランジスタの製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59113666A (ja) * 1982-12-20 1984-06-30 Fujitsu Ltd 薄膜トランジスタの製造方法
JPH0556016B2 (ja) * 1982-12-20 1993-08-18 Fujitsu Ltd
JPS60261174A (ja) * 1984-06-07 1985-12-24 Nippon Soken Inc マトリツクスアレ−
JPS6165477A (ja) * 1984-09-07 1986-04-04 Matsushita Electric Ind Co Ltd 半導体装置
JPS61145870A (ja) * 1984-12-19 1986-07-03 Matsushita Electric Ind Co Ltd 薄膜電界効果トランジスタおよびその製造方法
JPS61164267A (ja) * 1985-01-17 1986-07-24 Nec Corp 薄膜トランジスタの製造方法
JPS61198678A (ja) * 1985-02-27 1986-09-03 Toshiba Corp アモルフアスシリコン半導体装置
JPS61208876A (ja) * 1985-03-14 1986-09-17 Sony Corp 薄膜トランジスタ
JPS6237966A (ja) * 1985-08-12 1987-02-18 Matsushita Electric Ind Co Ltd 半導体素子の製造方法
JPH01303716A (ja) * 1988-05-31 1989-12-07 Agency Of Ind Science & Technol 薄膜形成方法
JPH0573334B2 (ja) * 1988-05-31 1993-10-14 Kogyo Gijutsuin
WO2006007757A1 (en) * 2004-07-16 2006-01-26 Quanta Display Inc. A low temperature poly-silicon thin film transistor

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