JP2000216395A - 薄膜トランジスタの製造方法及び製造装置 - Google Patents
薄膜トランジスタの製造方法及び製造装置Info
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Abstract
に、逆スタガード型薄膜トランジスタの製造工程の高ス
ループット化が要求されている。 【解決手段】 非晶質シリコン膜4が形成された透明絶
縁性基板1に、ホスフィンプラズマ処理を施す(図1
(c))。次いで、金属成膜を行うことにより(図1
(d))、n型化した非晶質シリコン膜8を個別に成膜
することなく、ソース・ドレイン領域にn型化した非晶
質シリコン膜8を自動的に形成する。これにより、薄膜
トランジスタ作成の歩留まり・工程スループットの向上
を実現することができる。
Description
の製造方法及びその製造方法を実現するための製造装置
に関し、特に、アクティブマトリックス型液晶ディスプ
レイに使用される薄膜トランジスタの製造方法及びその
製造方法を実現するための製造装置に関する。
各画素の駆動用デバイスとして用いられる薄膜トランジ
スタの研究開発が盛んに行われている。ノート型パソコ
ンの普及に伴い液晶ディスプレイの需要が急増し、更に
大型モニター用ディスプレイとしての需要も相まって、
その生産性の向上・高性能化等が要求されている。液晶
ディスプレイ製造の生産性を律速しているのは薄膜トラ
ンジスタ基板製造工程であり、また液晶ディスプレイの
性能(精細度等)を決定する重要な要素の一つが薄膜ト
ランジスタの素子性能である。従って、高性能薄膜トラ
ンジスタをいかに生産性良く製造するかが今後重要にな
ってくる。
ース・ドレイン領域でオーミックコンタクトを形成する
ために、ソース・ドレイン電極と活性層となる非晶質シ
リコン膜との間にn型化した非晶質シリコン膜が形成さ
れていることが必要である。従来の逆スタガード型薄膜
トランジスタの製造方法においては、主に、プラズマC
VD法を用いて、n型化した非晶質シリコン膜を成膜し
ていた。例えば、特開平5−304171号公報、特開
平9−223800号公報、特開平10−12882号
公報には、n型化した非晶質シリコン膜をプラズマCV
D法を用いて成膜する方法が記述されている。
トランジスタの製造方法として、上記の特開平5−30
4171号公報に開示されている方法を図5を参照して
説明する。
性基板1上にゲート電極用金属膜を形成し、この金属膜
を所望の形状にパターニングすることにより、ゲート電
極2を形成する。
電極2の上にゲート絶縁膜である窒化シリコン膜3、非
晶質シリコン膜4、n型化した非晶質シリコン膜8をプ
ラズマCVD法等で順次成膜する。
した非晶質シリコン膜8及び非晶質シリコン膜4を所望
のアイランド形状にパターニングする。
した後、図5(d)に示すように、この金属膜を所望の
形状にパターニングすることにより、ソース・ドレイン
電極7を形成する。
リコン膜8をエッチング除去することにより、図5
(e)に示すような薄膜トランジスタが完成する。
ためには、できる限り成膜工程を減らすことが望まし
く、n型化した非晶質シリコン膜を個別に成膜すること
なく薄膜トランジスタが実現できれば、工程数削減効果
により、歩留まり向上と製造コストの低減化とを図るこ
とが可能になる。
することなく、逆スタガード型薄膜トランジスタを実現
する方法が特開平2―163971号公報に開示されて
いる。この方法によれば、ソース・ドレイン電極にリン
化ニッケルを含む金属を用いることにより、n型化した
非晶質シリコン膜の成膜が不要になるとしている。ま
た、ソース・ドレイン電極は、リン化ニッケルと他の金
属又はそれらの混合物をターゲット材とし、スパッタ法
により形成される。このような方法を用いて作成した薄
膜トランジスタの特性を測定したところ、n型化した非
晶質シリコン膜を個別に成膜して作成した薄膜トランジ
スタと同等な特性が得られることが述べられている。
は、基板上に非晶質シリコン膜、ゲート絶縁膜及びゲー
ト配線形成用のアルミニウム膜を真空中において連続的
に成膜する方法が開示されている。
2−163971号公報に記載された方法によれば、ソ
ース・ドレイン電極金属内にリンが不純物として存在す
るため、ソース・ドレイン電極の抵抗値が増大してしま
うという問題が新たに発生する。
現する際に、ソース・ドレイン配線抵抗の増大に伴う信
号遅延の原因となり、ディスプレイ表示に悪影響を及ぼ
す。
載の方法によれば、非晶質シリコン膜が一番下に形成さ
れているため、この非晶質シリコン膜をn型化するため
に、最初に非晶質シリコン膜にリンを打ち込まなければ
ならず、n型化した非晶質シリコン膜を個別に成膜する
必要性をなくすことは困難である。
に鑑みてなされたものであり、ソース・ドレイン電極金
属内にリンが不純物として存在することなく、かつ、n
型化した非晶質シリコン膜を個別に成膜する必要がない
型薄膜トランジスタの製造方法及び製造装置を提供する
ことを目的とする。
め、本発明のうち、請求項1は、基板上に非晶質シリコ
ン膜を形成する第一の工程と、非晶質シリコン膜が形成
された基板に少なくともV族の元素を含むプラズマ処理
を施す第二の工程と、プラズマ処理を施した非晶質シリ
コン膜上に金属膜を成膜する第三の工程と、を備える半
導体装置の製造方法を提供する。
晶質シリコン膜が基板上に形成される。この後、第二の
工程におけるプラズマ処理時に、V族の元素が非晶質シ
リコン膜の表層部に拡散し又は非晶質シリコン膜の表面
上に堆積する。更に、第三の工程における金属膜成膜時
において、非晶質シリコン膜の表面上に堆積していたV
族の元素が非晶質シリコン膜の表層部に拡散し、これら
第二及び第三の工程において、非晶質シリコン膜と金属
膜との間にn型化した非晶質シリコン膜が自動的に形成
される。即ち、本方法によれば、ソース・ドレイン電極
となる金属内にV族の元素が不純物として存在すること
がなくなり、かつ、n型化した非晶質シリコン膜を個別
に形成する必要もなくなる。
乃至第三の工程に関して、それぞれ、第一の工程と第二
の工程を、真空を破ることなく、すなわち、半導体装置
が酸化雰囲気中に曝されることなく、行う製造方法、第
二の工程と第三の工程を、半導体装置が酸化雰囲気中に
曝されることなく、行う製造方法、第一の工程と第二の
工程と第三の工程を、半導体装置が酸化雰囲気中に曝さ
れることなく、行う製造方法を提供する。
方法と同様の効果を得ることができる。特に、各工程
を、半導体装置が酸化雰囲気中に曝されることなく、行
うことによって、より清浄な界面を形成することができ
る。
の元素を含むプラズマ処理として、ホスフィンプラズマ
処理を用いる製造方法を提供する。
方法と同様の効果を得ることができる。
極を覆って、絶縁膜及び非晶質シリコン膜を順次形成す
る第一の工程と、減圧下において、前記絶縁膜及び非晶
質シリコン膜を順次形成した基板にホスフィンプラズマ
処理を施す第二の工程と、前記ホスフィンプラズマ処理
を施した非晶質シリコン膜上に金属膜を成膜し、この金
属膜をソース電極及びドレイン電極の形状にパターニン
グする第三の工程と、前記非晶質シリコン膜をパターニ
ングする第四の工程と、を備える半導体装置の製造方法
を提供する。
方法と同様の効果を得ることができる。
極を覆って、絶縁膜及び非晶質シリコン膜を順次形成す
る第一の工程と、前記非晶質シリコン膜をパターニング
する第二の工程と、前記非晶質シリコン膜をパターニン
グした基板に、減圧下において、ホスフィンプラズマ処
理を施す第三の工程と、前記ホスフィンプラズマ処理を
施した基板上に金属膜を成膜し、この金属膜をソース電
極及びドレイン電極の形状にパターニングする第四の工
程と、を備える半導体装置の製造方法を提供する。
る方法と同様の効果を得ることができる。
造方法は、さらに、請求項7に記載されているように、
ソース電極及びドレイン電極間におけるホスフィンプラ
ズマ処理を施した非晶質シリコン膜の不要部分を除去す
る第五の工程を備えることができる。
ソース電極及びドレイン電極用金属膜をドライエッチン
グ法又はウエットエッチング法でパターニングすること
によって、第五の工程を同時に実行することも可能であ
る。
属膜をドライエッチングまたはウエットエッチングする
ことにより、それと同時に、非常に薄いn型化した非晶
質シリコン膜の不要部分を除去することができる。これ
により、n型化した非晶質シリコン膜の不要部分を除去
又は改質するための工程、例えば、エッチング工程又は
プラズマ処理工程を削減することができる。
請求項9に記載したように、ソース電極及びドレイン電
極間における非晶質シリコン膜の不要部分にプラズマ処
理を施すことにより、不要部分を絶縁膜に改質すること
もできる。
晶質シリコン膜をホスフィンプラズマに曝す処理と、ホ
スフィンプラズマ処理を施した非晶質シリコン膜上に金
属膜を成膜する処理とを、半導体装置が酸化雰囲気中に
曝されることなく、連続して行うことが可能な半導体製
造装置を提供する。
2又は3に記載した半導体装置の製造方法を実施するこ
とができる。
を成膜する処理と、非晶質シリコン膜をホスフィンプラ
ズマ処理に曝す処理と、非晶質シリコン膜上に金属膜を
成膜する処理とを、半導体装置が酸化雰囲気中に曝され
ることなく、連続して行うことが可能な半導体製造装置
を提供する。
は3に記載した半導体装置の製造方法を実施することが
できる。
に曝すための第一のチャンバーと、基板上に金属膜を成
膜するための第二のチャンバーと、第一のチャンバーと
第二のチャンバーとの間に真空を維持しつつ接続するゲ
ートバルブと、からなる半導体製造装置を提供する。
2又は3に記載した半導体装置の製造方法を実施するこ
とができる。
のチャンバーと、基板をホスフィンプラズマに曝すため
の第二のチャンバーと、基板上に金属膜を成膜するため
の第三のチャンバーと、第一のチャンバーと前記第二の
チャンバーとの間を真空を維持しつつ接続する第一のゲ
ートバルブと、第二のチャンバーと前記第三のチャンバ
ーとの間を真空を維持しつつ接続する第二のゲートバル
ブと、からなる半導体製造装置を提供する。
2又は3に記載した半導体装置の製造方法を実施するこ
とができる。
のチャンバーと、基板をホスフィンプラズマに曝すため
の第二のチャンバーと、基板上に金属膜を成膜するため
の第三のチャンバーと、基板を搬送するための空間とし
ての第四のチャンバーと、第一のチャンバーと第四のチ
ャンバーとの間を真空を維持しつつ接続する第一のゲー
トバルブと、第二のチャンバーと第四のチャンバーとの
間を真空を維持しつつ接続する第二のゲートバルブと、
第三のチャンバーと第四のチャンバーとの間を真空を維
持しつつ接続する第三のゲートバルブと、からなる半導
体製造装置を提供する。
2又は3に記載した半導体装置の製造方法を実施するこ
とができる。
のチャンバーと、基板上にゲート絶縁膜を成膜するため
の第二のチャンバーと、基板上に非晶質シリコン膜を成
膜するための第三のチャンバーと、基板上をホスフィン
プラズマに曝すための第四のチャンバーと、基板上に金
属膜を成膜するための第五のチャンバーと、第一のチャ
ンバーと第二のチャンバーとの間を真空を維持しつつ接
続する第一のゲートバルブと、第二のチャンバーと第三
のチャンバーとの間を真空を維持しつつ接続する第二の
ゲートバルブと、第三のチャンバーと第四のチャンバー
との間を真空を維持しつつ接続する第三のゲートバルブ
と、第四のチャンバーと第五のチャンバーとの間を真空
を維持しつつ接続する第四のゲートバルブと、からなる
半導体製造装置を提供する。
2又は3に記載した半導体装置の製造方法を実施するこ
とができる。
のチャンバーと、基板上にゲート絶縁膜を成膜するため
の第二のチャンバーと、基板上に非晶質シリコン膜を成
膜するための第三のチャンバーと、基板上をホスフィン
プラズマに曝すための第四のチャンバーと、基板上に金
属膜を成膜するための第五のチャンバーと、基板を搬送
するための空間としての第六のチャンバーと、第一のチ
ャンバーと第六のチャンバーとの間を真空を維持しつつ
接続する第一のゲートバルブと、第二のチャンバーと第
六のチャンバーとの間を真空を維持しつつ接続する第二
のゲートバルブと、第三のチャンバーと第六のチャンバ
ーとの間を真空を維持しつつ接続する第三のゲートバル
ブと、第四のチャンバーと第六のチャンバーとの間を真
空を維持しつつ接続する第四のゲートバルブと、第五の
チャンバーと第六のチャンバーとの間を真空を維持しつ
つ接続する第五のゲートバルブと、からなる半導体製造
装置を提供する。
2又は3に記載した半導体装置の製造方法を実施するこ
とができる。
する。
導体装置の製造方法の各工程を示す図である。
性基板1上に形成したゲート電極用金属を所望の形状に
パターニングしてゲート電極2を形成し、その後、プラ
ズマCVD法等を用いて、透明絶縁性基板1上にゲート
絶縁膜3、非晶質シリコン膜4を順次形成する。
シリコン膜4を所望のアイランド形状にパターニングす
る。
性基板1をホスフィンプラズマ5に曝すことにより非晶
質シリコン膜4の表面部にリン6を堆積させる。この
時、非晶質シリコン膜4の表層部にリンが拡散すること
もある。
スパッタ法等で形成し、図1(d)に示すように、所望
の形状にパターニングしてソース・ドレイン電極7を得
る。
非晶質シリコン膜4の表層部に拡散して、n型化した非
晶質シリコン層8が自動的に形成される。
(c))とソース・ドレイン電極用金属スパッタ成膜
(図1(d))とを、真空を破ることなく、すなわち、
半導体装置が酸化雰囲気中に曝されることなく、連続し
て行うプロセスも可能であるし、両処理の間で真空を破
って透明絶縁性基板1を一旦酸化雰囲気又は大気に曝し
て行うプロセスも可能である。両処理を連続で行う前者
のプロセスによれば、プロセスのスループットを向上さ
せることができる。ただし、いずれのプロセスで作成し
た場合でも、完成した薄膜トランジスタの特性はほぼ同
じである。
・ドレイン電極間の不要なn型化した非晶質シリコン膜
8をエッチング除去することにより、薄膜トランジスタ
が完成する。
に、ソース・ドレイン電極間の不要なn型化した非晶質
シリコン膜8をエッチング除去する工程(図1(e))
を行うが、図1(d)に示した工程において、金属膜の
エッチング時に、同時に、ソース・ドレイン電極間の不
要なn型化した非晶質シリコン膜8をエッチング除去す
ることも可能である。すなわち、図1(d)と図1
(e)とに示した二工程を一工程で行うことができる。
これは、自動的に形成されたn型化した非晶質シリコン
層8の膜厚が非常に薄いためである。この場合には、ソ
ース・ドレイン電極間の不要なn型化した非晶質シリコ
ン膜8をエッチング除去するための個別の工程は必要な
い。
置の製造方法によれば、n型化した非晶質シリコン膜を
個別に成膜することなく、逆スタガード型薄膜トランジ
スタを製造することができる。
シリコン膜4を所望のアイランド形状に形成後(図1
(b))、ホスフィンプラズマ処理(図1(c))、金
属スパッタ成膜とそのパターニング(図1(d))の順
でプロセスを行っていたが、以下に示す第二の実施形態
のように、非晶質シリコン膜4の成膜、ホスフィンプラ
ズマ処理、金属スパッタ成膜とそのパターニング及び非
晶質シリコン膜のアイランド化の順でプロセスを行うこ
ともできる。
体装置の製造方法を説明する。
性基板1上に形成したゲート電極用金属膜を所望の形状
にパターニングしてゲート電極2を形成する。
明絶縁性基板1上にゲート絶縁膜3、非晶質シリコン膜
4を成膜する。
縁性基板1をホスフィンプラズマ5に曝すホスフィンプ
ラズマ処理を行い、非晶質シリコン膜4の表面にリン6
を堆積させる。この時、非晶質シリコン膜4の表層部に
リンが拡散することもある。
(c)に示すように、非晶質シリコン膜4上にソース・
ドレイン電極用金属膜7をスパッタ法等で形成する。
非晶質シリコン膜4の表層部に拡散し、n型化した非晶
質シリコン層8が自動的に形成される。
リコン膜4の成膜、ホスフィンプラズマ処理、ソース・
ドレイン電極用金属膜7のスパッタ成膜の四工程を真空
を、半導体装置が酸化雰囲気中に曝されることなく、連
続して行うプロセスも可能であるし、また、いずれかの
工程間において透明絶縁性基板1を一旦大気に曝すプロ
セスでも可能である。四工程を連続で行うプロセスの場
合には、プロセスのスループットを向上させることがで
きる。ただし、いずれのプロセスで作成した場合でも、
完成した薄膜トランジスタの特性はほぼ同じである。
タ法により成膜した金属膜を所望のソース・ドレイン電
極形状にパターニングし、ソース・ドレイン電極7を形
成するとともに、n型化した非晶質シリコン膜8及び非
晶質シリコン膜4を所望のアイランド形状にパターニン
グする。
膜8をエッチング除去することにより、図2(e)に示
すような薄膜トランジスタが完成する。
に、ソース・ドレイン電極間の不要なn型化した非晶質
シリコン膜8をエッチング除去する工程を行うが、図2
(d)の工程において、金属膜のエッチング時に、同時
に、ソース・ドレイン電極間の不要なn型化した非晶質
シリコン膜8をエッチング除去することも可能である。
すなわちち、図2(d)と図2(e)との二工程を一工
程で行うことができる。これは、自動的に形成されたn
型化した非晶質シリコン層8の膜厚が非常に薄いためで
ある。この場合には、ソース・ドレイン電極間の不要な
n型化した非晶質シリコン膜8をエッチング除去するた
めの個別の工程は必要ない。
製造方法により、n型化した非晶質シリコン膜を個別に
成膜することなく、逆スタガード型薄膜トランジスタを
製造することができる。
ンプラズマ処理と金属スパッタ成膜とを真空を破ること
なく、すなわち、半導体装置が酸化雰囲気中に曝される
ことなく、行うことも可能である。以下、本発明の第三
の実施形態として、このような第一の実施形態に係る半
導体装置の製造方法を実施するための半導体製造装置に
ついて説明する。
置の第一の例を図3(a)に示す。
は、基板を加熱するための第一のチャンバーとしての基
板加熱室10と、基板をホスフィンプラズマに曝すホス
フィンプラズマ処理を実施するための第二のチャンバー
としてのホスフィンプラズマ処理チャンバー11と、基
板上にソース・ドレイン電極用金属膜を成膜するための
第三のチャンバーとしての金属成膜チャンバー12と、
基板加熱室10とホスフィンプラズマ処理チャンバー1
1との間を真空を維持しつつ接続する第一のゲートバル
ブ9aと、ホスフィンプラズマ処理チャンバー11と金
属成膜チャンバー12の間を真空を維持しつつ接続する
第二のゲートバルブ9bと、からなる。
10において基板を加熱し、その後、ホスフィンプラズ
マ処理チャンバー11に基板を搬送し、ホスフィンプラ
ズマ処理チャンバー11内においてホスフィンプラズマ
処理を行う。更に、金属成膜チャンバー12に基板を搬
送し、金属成膜チャンバー12内においてソース・ドレ
イン電極用金属を成膜する。
チャンバー11及び金属成膜チャンバー12の間を基板
を搬送する間においては、第一のゲートバルブ9a及び
第二のゲートバルブ9bによって、真空状態が破られる
ことなく維持されている。
製造装置は必ずしも基板加熱室10を有している必要は
ない。基板加熱室10とは個別の手段により基板を加熱
し、その後、その加熱した基板をホスフィンプラズマ処
理チャンバー11内に搬送してもよい。
の製造装置はインライン式装置の一例である。これに対
して、枚葉式装置の例として、図3(b)に第三の実施
形態の第二の例における半導体装置の製造装置を示す。
を加熱するための第一のチャンバーとしての基板加熱室
10と、基板をホスフィンプラズマに曝すホスフィンプ
ラズマ処理を実施するための第二のチャンバーとしての
ホスフィンプラズマ処理チャンバー11と、基板上にソ
ース・ドレイン電極用金属膜を成膜するための第三のチ
ャンバーとしての金属成膜チャンバー12と、基板を基
板加熱室10、ホスフィンプラズマ処理チャンバー11
及び金属成膜チャンバー12の間で搬送するための空間
としての第四のチャンバーとしての基板搬送用チャンバ
ー13と、基板加熱室10と基板搬送用チャンバー13
との間を真空を維持しつつ接続する第一のゲートバルブ
16aと、ホスフィンプラズマ処理チャンバー11と基
板搬送用チャンバー13との間を真空を維持しつつ接続
する第二のゲートバルブ16bと、金属成膜チャンバー
12と基板搬送用チャンバー13との間を真空を維持し
つつ接続する第三のゲートバルブ16cと、からなる。
板搬送用チャンバー13を介してホスフィンプラズマ処
理チャンバー11に基板を搬送し、ホスフィンプラズマ
処理チャンバー11内においてホスフィンプラズマ処理
を行う。
を介して、半導体装置が酸化雰囲気又は大気中に曝され
ることなく、金属成膜チャンバー12に基板を搬送し、
金属成膜チャンバー12内においてソース・ドレイン電
極用金属膜を成膜する。
チャンバー11、金属成膜チャンバー12及び基板搬送
用チャンバー13の間を基板を搬送する間においては、
第一のゲートバルブ16a、第二のゲートバルブ16
b、第三のゲートバルブ16cによって、真空状態が破
られることなく維持されている。
置における基板加熱室10は、基板を加熱するための通
常の構造を有しており、例えば、ヒーター、真空ポンプ
などから構成されている。
ャンバー間で搬送するための通常の構造を有しており、
例えば、基板搬送用アーム、真空ポンプなどから構成さ
れている。
は、図1(c)に示したホスフィンプラズマ処理を行う
ための構造を有しており、例えば、真空ポンプ、ホスフ
ィンガスの導入口、基板加熱用ヒーター、RF電圧が印
加できるような電極板などから形成されている。ホスフ
ィンプラズマ処理チャンバー11は、従来のプラズマC
VDチャンバーとほぼ同じ装置構成を有するものとして
構成することができる。
示したソース・ドレイン電極用の金属膜成膜を行うため
の構造を有しており、例えば、真空ポンプ、スパッタ用
ガス(アルゴン等)の導入口、基板加熱用ヒーター、D
C電圧を印加できる金属ターゲット等から形成されてい
る。金属成膜チャンバー12は従来のDCスパッタ装置
とほぼ同じ装置構成を有するものとして構成することが
できる。また、スパッタ装置に限らず、一般的な蒸着装
置とほぼ同じ装置構成を有するものとしても構成するこ
とができる。
造方法においては、ゲート絶縁膜、非晶質シリコン膜、
ホスフィンプラズマ処理、金属スパッタ成膜の四工程
を、半導体装置が酸化雰囲気中に曝されることなく、行
うことも可能である。以下、本発明の第四の実施形態と
して、このような第二の実施形態に係る半導体装置の製
造方法を実施するための半導体製造装置について説明す
る。
置の第一の例を図4(a)に示す。
は、基板を加熱するための第一のチャンバーとしての基
板加熱室10と、基板上にゲート絶縁膜を成膜するため
の第二のチャンバーとしてのゲート絶縁膜成膜チャンバ
ー14と、基板上に非晶質シリコン膜を成膜するための
第三のチャンバーとしての非晶質シリコン膜成膜チャン
バー15と、基板をホスフィンプラズマに曝すホスフィ
ンプラズマ処理を行うための第四のチャンバーとしての
ホスフィンプラズマ処理チャンバー11と、基板上にソ
ース・ドレイン電極用金属膜を成膜するための第五のチ
ャンバーとしての金属成膜チャンバー12と、基板加熱
室10とゲート絶縁膜成膜チャンバー14との間を真空
を維持しつつ接続する第一のゲートバルブ17aと、ゲ
ート絶縁膜成膜チャンバー14と非晶質シリコン膜成膜
チャンバー15との間を真空を維持しつつ接続する第二
のゲートバルブ17bと、非晶質シリコン膜成膜チャン
バー15とホスフィンプラズマ処理チャンバー11との
間を真空を維持しつつ接続する第三のゲートバルブ17
cと、ホスフィンプラズマ処理チャンバー11と金属成
膜チャンバー12との間を真空を維持しつつ接続する第
四のゲートバルブ17dと、からなる。
10において基板を加熱し、その後、ゲート絶縁膜製膜
チャンバー14内に基板を搬送し、ゲート絶縁膜製膜チ
ャンバー14内において基板上にゲート絶縁膜を形成す
る。次いで、基板を非晶質シリコン膜成膜チャンバー1
5内に搬送し、非晶質シリコン膜成膜チャンバー15内
においてゲート絶縁膜上に非晶質シリコン膜を形成す
る。その後、ホスフィンプラズマ処理チャンバー11内
に基板を搬送し、ホスフィンプラズマ処理チャンバー1
1内においてホスフィンプラズマ処理を行う。更に、金
属成膜チャンバー12内に基板を搬送し、金属成膜チャ
ンバー12内においてソース・ドレイン電極用金属膜を
成膜する。
バー14、非晶質シリコン膜成膜チャンバー15、ホス
フィンプラズマ処理チャンバー11及び金属成膜チャン
バー12の間を基板を搬送する間においては、第一乃至
第四のゲートバルブ17a乃至17dによって、真空状
態が破られることなく維持されている。
製造装置は必ずしも基板加熱室10を有している必要は
ない。基板加熱室10とは個別の手段により基板を加熱
し、その後、その基板をゲート絶縁膜成膜チャンバー1
4内に搬送してもよい。
の製造装置はインライン式装置の一例である。これに対
して、枚葉式装置の例として、図4(b)に第四の実施
形態の第二の例における半導体装置の製造装置を示す。
を加熱するための第一のチャンバーとしての基板加熱室
10と、基板上にゲート絶縁膜を成膜するための第二の
チャンバーとしてのゲート絶縁膜成膜チャンバー14
と、基板上に非晶質シリコン膜を成膜するための第三の
チャンバーとしての非晶質シリコン膜成膜チャンバー1
5と、基板をホスフィンプラズマに曝すホスフィンプラ
ズマ処理を実施するための第四のチャンバーとしてのホ
スフィンプラズマ処理チャンバー11と、基板上にソー
ス・ドレイン電極用金属膜を成膜するための第五のチャ
ンバーとしての金属成膜チャンバー12と、基板を各チ
ャンバー10、14、15、11、12間で搬送するた
めの空間としての第六のチャンバーとしての基板搬送用
チャンバー13と、基板加熱室10と基板搬送用チャン
バー13との間を真空を維持しつつ接続する第一のゲー
トバルブ18aと、ゲート絶縁膜成膜チャンバー14と
基板搬送用チャンバー13との間を真空を維持しつつ接
続する第二のゲートバルブ18bと、非晶質シリコン膜
成膜チャンバー15と基板搬送用チャンバー13との間
を真空を維持しつつ接続する第三のゲートバルブ18c
と、ホスフィンプラズマ処理チャンバー11と基板搬送
用チャンバー13との間を真空を維持しつつ接続する第
四のゲートバルブ18dと、金属成膜チャンバー12と
基板搬送用チャンバー13との間を真空を維持しつつ接
続する第五のゲートバルブ18eと、からなる。
板搬送用チャンバー13を介してゲート絶縁膜成膜チャ
ンバー14に基板を搬送し、基板上にゲート絶縁膜を形
成する。
を介して、半導体装置が酸化雰囲気中に曝されることな
く、非晶質シリコン膜成膜チャンバー15内に基板を搬
送し、基板上に非晶質シリコン膜を成膜する。
を介して、半導体装置が酸化雰囲気中に曝されることな
く、ホスフィンプラズマ処理チャンバー11に基板を搬
送し、ホスフィンプラズマ処理を施す。
を介して、半導体装置が酸化雰囲気中に曝されることな
く、金属成膜チャンバー12に基板を搬送し、ソース・
ドレイン電極用金属膜を成膜する。
バー14、非晶質シリコン膜成膜チャンバー15、ホス
フィンプラズマ処理チャンバー11、金属成膜チャンバ
ー12及び基板搬送用チャンバー13の間を基板を搬送
する間においては、第一乃至第五のゲートバルブ18a
乃至18eによって、真空状態が破られることなく維持
されている。
置における基板加熱室10は、基板を加熱するための通
常の構造を有しており、例えば、ヒーター、真空ポンプ
などから構成されている。
ャンバー間で搬送するための通常の構造を有しており、
例えば、基板搬送用アーム、真空ポンプなどから構成さ
れている。
は、図1(c)に示したホスフィンプラズマ処理を行う
ための構造を有しており、例えば、真空ポンプ、ホスフ
ィンガスの導入口、基板加熱用ヒーター、RF電圧が印
加できるような電極板などから形成されている。ホスフ
ィンプラズマ処理チャンバー11は、従来のプラズマC
VDチャンバーとほぼ同じ装置構成を有するものとして
構成することができる。
示したソース・ドレイン電極用の金属膜成膜を行うため
の構造を有しており、例えば、真空ポンプ、スパッタ用
ガス(アルゴン等)の導入口、基板加熱用ヒーター、D
C電圧が印加できる金属ターゲット等から形成されてい
る。金属成膜チャンバー12は従来のDCスパッタ装置
とほぼ同じ装置構成を有するものとして構成することが
できる。また、スパッタ装置に限らず、一般的な蒸着装
置とほぼ同じ装置構成を有するものとして構成すること
もできる。
び非晶質シリコン膜成膜チャンバー15は、例えば、従
来のプラズマCVDチャンバーと同じ構造を有するもの
として構成することができる。
明するが、本発明はこれらの実施例のみに限定されるも
のではない。
例として逆スタガード型薄膜トランジスタの製造方法を
説明する。
上にゲート電極用金属としてクロミウムをスパッタ法に
より100nm成膜し、ウェットエッチング法により所
望の形状にパターニングし、ゲート電極2を形成した。
マCVD法を用いて、基板温度300℃において、シラ
ン、アンモニア及び窒素の混合ガスを原料としてゲート
絶縁膜である窒化シリコン膜3を400nm、シラン及
び水素の混合ガスを原料として活性層である非晶質シリ
コン膜4を100nm形成した。
シリコン膜4をドライエッチング法によりエッチング
し、所望のアイランド形状にパターニングした。
た製造装置におけるホスフィンプラズマ処理チャンバー
11を用いて、基板温度250℃において、非晶質シリ
コン膜4にホスフィンプラズマ処理を行い、図1(c)
に示すように、非晶質シリコン膜4の表面部にリン6を
堆積させた。この時、非晶質シリコン膜4の表層部にリ
ンが拡散する場合もあった。ホスフィンプラズマ処理の
原料ガスとしては水素ベース0.5%ホスフィンガスを
用いた。
導体装置が酸化雰囲気中に曝されることなく、金属成膜
チャンバー12内へガラス基板1を搬送し、基板温度2
50℃で、ソース・ドレイン電極用金属としてクロミウ
ムをスパッタ法により100nm成膜した。
ウム膜を所望の形状にパターニングし、ソース・ドレイ
ン電極7を形成した。
型化した非晶質シリコン膜8をエッチング除去すること
により、図1(e)に示すような薄膜トランジスタが完
成した。
晶質シリコン膜8の厚さは数nm程度であり、非常に薄
い。このため、ソース・ドレイン電極間の不要なn型化
した非晶質シリコン膜8をエッチング除去することに代
えて、ソース・ドレイン電極間の不要なn型化した非晶
質シリコン膜8をプラズマ処理で絶縁膜に改質する方法
によっても薄膜トランジスタを作成することができる。
て、ソース・ドレイン電極をドライエッチング法又はウ
エットエッチング法でパターニングすることにより、こ
の非常に薄い、不要なn型化した非晶質シリコン膜8を
も同時に除去することも可能である。これによって、上
述した最終工程であるn型化した非晶質シリコン膜8の
エッチング除去又はプラズマ処理等のプロセスが不要と
なり、工程数の削減を図ることができる。
ランジスタにおいては、オン・オフ比6桁以上、電界効
果移動度0.7cm2V-1s-1程度の良好なスイッチン
グ特性が得られた。
置を用いることにより、n型化した非晶質シリコン膜8
を個別に成膜することなく、ソース・ドレイン領域にお
いて良好なオーミックコンタクトが得られ、その結果、
液晶ディスプレイのスイッチング素子として十分な特性
を有する薄膜トランジスタの作成が可能であることを示
している。
実施例における逆スタガード型薄膜トランジスタの製造
方法を以下に説明する。
上にゲート電極用金属としてクロミウムをスパッタ法に
より100nm成膜した後、ウェットエッチング法によ
りクロミウムを所望の形状にパターニングし、ゲート電
極2を形成した。
温度300℃において、図2(a)に示すように、シラ
ン、アンモニア及び窒素の混合ガスを原料としてゲート
絶縁膜である窒化シリコン膜3を400nm形成した。
(a)又は図4(b)に示した製造装置におけるゲート
絶縁膜成膜チャンバー14において行った。
成膜チャンバー15内に搬送し、シラン及び水素の混合
ガスを原料として活性層である非晶質シリコン膜4を1
00nm形成した。
ることなく、ガラス基板1をホスフィンプラズマ処理チ
ャンバー11内に搬送し、非晶質シリコン膜4に対して
ホスフィンプラズマ処理を行い、図2(b)に示すよう
に、非晶質シリコン膜4の表面部にリン6を堆積させ
た。この時、非晶質シリコン膜4の表層部にリンが拡散
する場合もあった。ホスフィンプラズマ処理時の基板温
度は250℃であり、原料ガスには水素ベース0.5%
ホスフィンガスを用いた。
で、ガラス基板1を金属成膜チャンバー12内に搬送
し、基板温度250℃において、図2(c)に示すよう
に、ソース・ドレイン電極用金属としてクロミウムをア
ルゴンガスを用いてスパッタ法により100nm成膜し
た。この時、非晶質シリコン膜4とクロミウム膜との間
に、数nm程度の薄いn型化した非晶質シリコン膜8が
自動的に形成された。
所望の形状にパターニングし、ソース・ドレイン電極7
を形成した。更に、図2(d)に示すように、n型化し
た非晶質シリコン膜8及び非晶質シリコン膜4を所望の
アイランド形状にパターニングした。
型化した非晶質シリコン膜8をエッチング除去すること
により、図2(e)に示すような薄膜トランジスタが完
成した。
おいて形成されるn型化した非晶質シリコン膜8の厚さ
は数nm程度であり、非常に薄い。このため、ソース・
ドレイン電極間の不要なn型化した非晶質シリコン膜8
をプラズマ処理で絶縁膜に改質する方法によっても、薄
膜トランジスタを作成することができる。
(d)に示した工程においてソース・ドレイン電極をド
ライエッチング法又はウエットエッチング法でパターニ
ングすることにより、この非常に薄い、不要なn型化し
た非晶質シリコン膜8も同時に除去することができた。
これにより、上述した最終工程であるn型化した非晶質
シリコン膜8のエッチング除去・プラズマ処理等のプロ
セスが不要となった。
トランジスタにおいては、第一の実施例の場合と同様
に、オン・オフ比6桁以上、電界効果移動度0.8cm
2V-1s-1程度の良好なスイッチング特性が得られた。
ン膜4に対するホスフィンプラズマ処理後に、基板1を
大気に曝し、次いで、金属成膜を行ったが、ホスフィン
プラズマ処理後に、真空を破ることなく連続して金属成
膜を行った場合においても、同様なトランジスタ特性が
得られた。
を用いることにより、n型化した非晶質シリコン膜を個
別に成膜することなく、ソース・ドレイン領域において
良好なオーミックコンタクトが得られ、その結果、液晶
ディスプレイのスイッチング素子として十分な特性を有
する薄膜トランジスタの作成が可能であることを示して
いる。
体製造方法及び製造装置が、構造の異なる各種の逆スタ
ガード型薄膜トランジスタ構造、更には、非晶質シリコ
ン膜以外の多結晶シリコン膜等を用いた薄膜トランジス
タにも適用できることは明らかである。
晶質シリコン/n型化した非晶質シリコン/金属接合を
有するあらゆる半導体装置にも適用可能である。
素ガス以外の様々なガス(例えば、アルゴンガスやヘリ
ウムガス等)をベースとしたホスフィンガスを用いるこ
とも可能である。
膜に関しては、スパッタ成膜のみについて説明したが、
スパッタリング以外の蒸着法等の様々な成膜方法を適用
することができる。
ドレイン電極としてクロミウムを使用した例について説
明したが、その他公知のモリブデン、アルミニウム、タ
ンタル等の金属やこれらの合金、あるいは、これらの金
属の積層構造など、いずれの形態に対しても本発明に係
る半導体製造方法及び製造装置を適用することが可能で
ある。
逆スタガード型薄膜トランジスタにおいて、n型化した
非晶質シリコン膜を個別に成膜することなく、非晶質シ
リコン膜成膜後にホスフィンプラズマ処理を行うことに
より、ソース・ドレイン領域にn型化した非晶質シリコ
ン膜を自動的に形成することが可能となる。
程数を減少させることができるので、薄膜トランジスタ
作成の歩留まりの改善を実現することができる。
とスパッタ等の金属成膜装置とを連結することにより、
これらのプロセスを連続して行い、薄膜トランジスタの
作成が可能となるため、作成工程のスループットの向上
を実現することができる。
非晶質シリコン膜厚は非常に薄いので、ソース・ドレイ
ン電極間の不要なn型化した非晶質シリコン膜をプラズ
マ処理で絶縁膜に改質する方法によっても、薄膜トラン
ジスタを作成することができる。
チング法又はウエットエッチング法でパターニングする
ことにより、ソース・ドレイン電極間の不要なn型化し
た非晶質シリコン膜も同時に除去することができる。こ
れにより、最終工程であるn型化した非晶質シリコン膜
のエッチング除去・プラズマ処理等のプロセスが不要と
なり、工程数の削減を実現することができる。
り、逆スタガード型薄膜トランジスタ作成の歩留まり・
工程スループットが大幅に改善され、液晶ディスプレイ
製造工程の低コスト化を実現することができる。
ランジスタの製造方法の第一の実施形態における各工程
を示す半導体装置の断面図である。
ランジスタの製造方法の第二の実施形態における各工程
を示す半導体装置の断面図である。
製造装置の一実施形態を示す概略図である。
製造装置の他の実施形態を示す概略図である。
型薄膜トランジスタの製造方法における各工程を示す半
導体装置の断面図である。
ブ
Claims (16)
- 【請求項1】 基板上に非晶質シリコン膜を形成する第
一の工程と、 前記非晶質シリコン膜が形成された基板に少なくともV
族の元素を含むプラズマ処理を施す第二の工程と、 前記プラズマ処理を施した非晶質シリコン膜上に金属膜
を成膜する第三の工程と、 を備える半導体装置の製造方法。 - 【請求項2】 前記第一の工程に続いて、前記第二の工
程が、前記半導体装置が酸化雰囲気中に曝されることな
く、行われることを特徴とする請求項1に記載の半導体
装置の製造方法。 - 【請求項3】 前記第二の工程に続いて、前記第三の工
程が、前記半導体装置が酸化雰囲気中に曝されることな
く、行われることを特徴とする請求項1又は2に記載の
半導体装置の製造方法。 - 【請求項4】 前記V族の元素を含むプラズマ処理が少
なくともホスフィンガスを用いたプラズマ処理であるこ
とを特徴とする請求項1乃至4の何れか一項に記載の半
導体装置の製造方法。 - 【請求項5】 基板上に形成されたゲート電極を覆っ
て、絶縁膜及び非晶質シリコン膜を順次形成する第一の
工程と、 減圧下において、前記絶縁膜及び非晶質シリコン膜を順
次形成した基板にホスフィンプラズマ処理を施す第二の
工程と、 前記ホスフィンプラズマ処理を施した非晶質シリコン膜
上に金属膜を成膜し、該金属膜をソース電極及びドレイ
ン電極の形状にパターニングする第三の工程と、 前記非晶質シリコン膜をパターニングする第四の工程
と、 を備える半導体装置の製造方法。 - 【請求項6】 基板上に形成されたゲート電極を覆っ
て、絶縁膜及び非晶質シリコン膜を順次形成する第一の
工程と、 前記非晶質シリコン膜をパターニングする第二の工程
と、 減圧下において、前記非晶質シリコン膜をパターニング
した基板にホスフィンプラズマ処理を施す第三の工程
と、 前記ホスフィンプラズマ処理を施した基板上に金属膜を
成膜し、該金属膜をソース電極及びドレイン電極の形状
にパターニングする第四の工程と、 を備える半導体装置の製造方法。 - 【請求項7】 前記ソース電極及びドレイン電極間にお
ける前記ホスフィンプラズマ処理を施した非晶質シリコ
ン膜の不要部分を除去する第五の工程を備えることを特
徴とする請求項5又は6に記載の半導体装置の製造方
法。 - 【請求項8】 前記金属膜をドライエッチング法または
ウエットエッチング法でソース電極及びドレイン電極の
形状にパターニングすることによって、前記第五の工程
を同時に実行する工程を備えることを特徴とする請求項
7に記載の半導体装置の製造方法。 - 【請求項9】 前記ソース電極及びドレイン電極間にお
ける前記ホスフィンプラズマ処理を施した非晶質シリコ
ン膜の不要部分を、少なくとも酸素ガス又は窒素ガスを
用いたプラズマ処理を施すことによって、絶縁膜に改質
する工程を備えることを特徴とする請求項7又は8に記
載の半導体装置の製造方法。 - 【請求項10】 基板上に形成されている非晶質シリコ
ン膜をホスフィンプラズマに曝す処理と、前記プラズマ
処理を施した非晶質シリコン膜上に金属膜を成膜する処
理とを、半導体装置が酸化雰囲気中に曝されることな
く、連続して行うことが可能な半導体製造装置。 - 【請求項11】 基板上に非晶質シリコン膜を成膜する
処理と、前記非晶質シリコン膜をホスフィンプラズマに
曝す処理と、前記プラズマ処理を施した非晶質シリコン
膜上に金属膜を成膜する処理とを、半導体装置が酸化雰
囲気中に曝されることなく、連続して行うことが可能な
半導体製造装置。 - 【請求項12】 前記基板をホスフィンプラズマに曝す
ための第一のチャンバーと、 前記基板上に金属膜を成膜するための第二のチャンバー
と、 前記第一のチャンバーと前記第二のチャンバーとの間に
真空を維持しつつ接続するゲートバルブと、 からなる半導体製造装置。 - 【請求項13】 基板を加熱するための第一のチャンバ
ーと、 前記基板をホスフィンプラズマに曝すための第二のチャ
ンバーと、 前記基板上に金属膜を成膜するための第三のチャンバー
と、 前記第一のチャンバーと前記第二のチャンバーとの間を
真空を維持しつつ接続する第一のゲートバルブと、 前記第二のチャンバーと前記第三のチャンバーとの間を
真空を維持しつつ接続する第二のゲートバルブと、 からなる半導体製造装置。 - 【請求項14】 基板を加熱するための第一のチャンバ
ーと、 前記基板をホスフィンプラズマに曝すための第二のチャ
ンバーと、 前記基板上に金属膜を成膜するための第三のチャンバー
と、 前記基板を搬送するための空間としての第四のチャンバ
ーと、 前記第一のチャンバーと前記第四のチャンバーとの間を
真空を維持しつつ接続する第一のゲートバルブと、 前記第二のチャンバーと前記第四のチャンバーとの間を
真空を維持しつつ接続する第二のゲートバルブと、 前記第三のチャンバーと前記第四のチャンバーとの間を
真空を維持しつつ接続する第三のゲートバルブと、 からなる半導体製造装置。 - 【請求項15】 基板を加熱するための第一のチャンバ
ーと、 前記基板上にゲート絶縁膜を成膜するための第二のチャ
ンバーと、 前記基板上に非晶質シリコン膜を成膜するための第三の
チャンバーと、 前記基板上をホスフィンプラズマに曝すための第四のチ
ャンバーと、 前記基板上に金属膜を成膜するための第五のチャンバー
と、 前記第一のチャンバーと前記第二のチャンバーとの間を
真空を維持しつつ接続する第一のゲートバルブと、 前記第二のチャンバーと前記第三のチャンバーとの間を
真空を維持しつつ接続する第二のゲートバルブと、 前記第三のチャンバーと前記第四のチャンバーとの間を
真空を維持しつつ接続する第三のゲートバルブと、 前記第四のチャンバーと前記第五のチャンバーとの間を
真空を維持しつつ接続する第四のゲートバルブと、 からなる半導体製造装置。 - 【請求項16】 基板を加熱するための第一のチャンバ
ーと、 前記基板上にゲート絶縁膜を成膜するための第二のチャ
ンバーと、 前記基板上に非晶質シリコン膜を成膜するための第三の
チャンバーと、 前記基板上をホスフィンプラズマに曝すための第四のチ
ャンバーと、 前記基板上に金属膜を成膜するための第五のチャンバー
と、 前記基板を搬送するための空間としての第六のチャンバ
ーと、 前記第一のチャンバーと前記第六のチャンバーとの間を
真空を維持しつつ接続する第一のゲートバルブと、 前記第二のチャンバーと前記第六のチャンバーとの間を
真空を維持しつつ接続する第二のゲートバルブと、 前記第三のチャンバーと前記第六のチャンバーとの間を
真空を維持しつつ接続する第三のゲートバルブと、 前記第四のチャンバーと前記第六のチャンバーとの間を
真空を維持しつつ接続する第四のゲートバルブと、 前記第五のチャンバーと前記第六のチャンバーとの間を
真空を維持しつつ接続する第五のゲートバルブと、 からなる半導体製造装置。
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JP2010245325A (ja) * | 2009-04-07 | 2010-10-28 | Hitachi Displays Ltd | 薄膜トランジスタの製造方法 |
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