JP2000216395A - 薄膜トランジスタの製造方法及び製造装置 - Google Patents

Abstract

(57)【要約】 【課題】 液晶ディスプレイの低価格化を実現するため
に、逆スタガード型薄膜トランジスタの製造工程の高ス
ループット化が要求されている。 【解決手段】 非晶質シリコン膜４が形成された透明絶
縁性基板１に、ホスフィンプラズマ処理を施す（図１
（ｃ））。次いで、金属成膜を行うことにより（図１
（ｄ））、ｎ型化した非晶質シリコン膜８を個別に成膜
することなく、ソース・ドレイン領域にｎ型化した非晶
質シリコン膜８を自動的に形成する。これにより、薄膜
トランジスタ作成の歩留まり・工程スループットの向上
を実現することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
の製造方法及びその製造方法を実現するための製造装置
に関し、特に、アクティブマトリックス型液晶ディスプ
レイに使用される薄膜トランジスタの製造方法及びその
製造方法を実現するための製造装置に関する。

【０００２】

【従来技術】近年、液晶フラットパネルディスプレイの
各画素の駆動用デバイスとして用いられる薄膜トランジ
スタの研究開発が盛んに行われている。ノート型パソコ
ンの普及に伴い液晶ディスプレイの需要が急増し、更に
大型モニター用ディスプレイとしての需要も相まって、
その生産性の向上・高性能化等が要求されている。液晶
ディスプレイ製造の生産性を律速しているのは薄膜トラ
ンジスタ基板製造工程であり、また液晶ディスプレイの
性能（精細度等）を決定する重要な要素の一つが薄膜ト
ランジスタの素子性能である。従って、高性能薄膜トラ
ンジスタをいかに生産性良く製造するかが今後重要にな
ってくる。

【０００３】逆スタガード型薄膜トランジスタでは、ソ
ース・ドレイン領域でオーミックコンタクトを形成する
ために、ソース・ドレイン電極と活性層となる非晶質シ
リコン膜との間にｎ型化した非晶質シリコン膜が形成さ
れていることが必要である。従来の逆スタガード型薄膜
トランジスタの製造方法においては、主に、プラズマＣ
ＶＤ法を用いて、ｎ型化した非晶質シリコン膜を成膜し
ていた。例えば、特開平５−３０４１７１号公報、特開
平９−２２３８００号公報、特開平１０−１２８８２号
公報には、ｎ型化した非晶質シリコン膜をプラズマＣＶ
Ｄ法を用いて成膜する方法が記述されている。

【０００４】以下、従来の一般的な逆スタガード型薄膜
トランジスタの製造方法として、上記の特開平５−３０
４１７１号公報に開示されている方法を図５を参照して
説明する。

【０００５】まず、図５（ａ）に示すように、透明絶縁
性基板１上にゲート電極用金属膜を形成し、この金属膜
を所望の形状にパターニングすることにより、ゲート電
極２を形成する。

【０００６】その後、図５（ｂ）に示すように、ゲート
電極２の上にゲート絶縁膜である窒化シリコン膜３、非
晶質シリコン膜４、ｎ型化した非晶質シリコン膜８をプ
ラズマＣＶＤ法等で順次成膜する。

【０００７】続いて、図５（ｃ）に示すように、ｎ型化
した非晶質シリコン膜８及び非晶質シリコン膜４を所望
のアイランド形状にパターニングする。

【０００８】更に、ソースドレイン電極用金属膜を成膜
した後、図５（ｄ）に示すように、この金属膜を所望の
形状にパターニングすることにより、ソース・ドレイン
電極７を形成する。

【０００９】最後に、チャネル上のｎ型化した非晶質シ
リコン膜８をエッチング除去することにより、図５
（ｅ）に示すような薄膜トランジスタが完成する。

【００１０】薄膜トランジスタを歩留まり良く製造する
ためには、できる限り成膜工程を減らすことが望まし
く、ｎ型化した非晶質シリコン膜を個別に成膜すること
なく薄膜トランジスタが実現できれば、工程数削減効果
により、歩留まり向上と製造コストの低減化とを図るこ
とが可能になる。

【００１１】ｎ型化した非晶質シリコン膜を個別に成膜
することなく、逆スタガード型薄膜トランジスタを実現
する方法が特開平２―１６３９７１号公報に開示されて
いる。この方法によれば、ソース・ドレイン電極にリン
化ニッケルを含む金属を用いることにより、ｎ型化した
非晶質シリコン膜の成膜が不要になるとしている。ま
た、ソース・ドレイン電極は、リン化ニッケルと他の金
属又はそれらの混合物をターゲット材とし、スパッタ法
により形成される。このような方法を用いて作成した薄
膜トランジスタの特性を測定したところ、ｎ型化した非
晶質シリコン膜を個別に成膜して作成した薄膜トランジ
スタと同等な特性が得られることが述べられている。

【００１２】また、特開平９−３３１０６７号公報に
は、基板上に非晶質シリコン膜、ゲート絶縁膜及びゲー
ト配線形成用のアルミニウム膜を真空中において連続的
に成膜する方法が開示されている。

【００１３】

【発明が解決しようとする課題】しかしながら、特開平
２−１６３９７１号公報に記載された方法によれば、ソ
ース・ドレイン電極金属内にリンが不純物として存在す
るため、ソース・ドレイン電極の抵抗値が増大してしま
うという問題が新たに発生する。

【００１４】これは、特に、大型液晶ディスプレイを実
現する際に、ソース・ドレイン配線抵抗の増大に伴う信
号遅延の原因となり、ディスプレイ表示に悪影響を及ぼ
す。

【００１５】また、特開平９−３３１０６７号公報に記
載の方法によれば、非晶質シリコン膜が一番下に形成さ
れているため、この非晶質シリコン膜をｎ型化するため
に、最初に非晶質シリコン膜にリンを打ち込まなければ
ならず、ｎ型化した非晶質シリコン膜を個別に成膜する
必要性をなくすことは困難である。

【００１６】本発明は、以上のような従来技術の問題点
に鑑みてなされたものであり、ソース・ドレイン電極金
属内にリンが不純物として存在することなく、かつ、ｎ
型化した非晶質シリコン膜を個別に成膜する必要がない
型薄膜トランジスタの製造方法及び製造装置を提供する
ことを目的とする。

【００１７】

【課題を解決するための手段】この目的を達成するた
め、本発明のうち、請求項１は、基板上に非晶質シリコ
ン膜を形成する第一の工程と、非晶質シリコン膜が形成
された基板に少なくともＶ族の元素を含むプラズマ処理
を施す第二の工程と、プラズマ処理を施した非晶質シリ
コン膜上に金属膜を成膜する第三の工程と、を備える半
導体装置の製造方法を提供する。

【００１８】本方法によれば、第一の工程において、非
晶質シリコン膜が基板上に形成される。この後、第二の
工程におけるプラズマ処理時に、Ｖ族の元素が非晶質シ
リコン膜の表層部に拡散し又は非晶質シリコン膜の表面
上に堆積する。更に、第三の工程における金属膜成膜時
において、非晶質シリコン膜の表面上に堆積していたＶ
族の元素が非晶質シリコン膜の表層部に拡散し、これら
第二及び第三の工程において、非晶質シリコン膜と金属
膜との間にｎ型化した非晶質シリコン膜が自動的に形成
される。即ち、本方法によれば、ソース・ドレイン電極
となる金属内にＶ族の元素が不純物として存在すること
がなくなり、かつ、ｎ型化した非晶質シリコン膜を個別
に形成する必要もなくなる。

【００１９】請求項２及び３は、請求項１に記載の第一
乃至第三の工程に関して、それぞれ、第一の工程と第二
の工程を、真空を破ることなく、すなわち、半導体装置
が酸化雰囲気中に曝されることなく、行う製造方法、第
二の工程と第三の工程を、半導体装置が酸化雰囲気中に
曝されることなく、行う製造方法、第一の工程と第二の
工程と第三の工程を、半導体装置が酸化雰囲気中に曝さ
れることなく、行う製造方法を提供する。

【００２０】これらの方法によっても、請求項１に係る
方法と同様の効果を得ることができる。特に、各工程
を、半導体装置が酸化雰囲気中に曝されることなく、行
うことによって、より清浄な界面を形成することができ
る。

【００２１】なお、酸化雰囲気には大気も含まれる。

【００２２】請求項４は、請求項１乃至３におけるＶ族
の元素を含むプラズマ処理として、ホスフィンプラズマ
処理を用いる製造方法を提供する。

【００２３】本方法によっても、請求項１乃至３に係る
方法と同様の効果を得ることができる。

【００２４】請求項５は、基板上に形成されたゲート電
極を覆って、絶縁膜及び非晶質シリコン膜を順次形成す
る第一の工程と、減圧下において、前記絶縁膜及び非晶
質シリコン膜を順次形成した基板にホスフィンプラズマ
処理を施す第二の工程と、前記ホスフィンプラズマ処理
を施した非晶質シリコン膜上に金属膜を成膜し、この金
属膜をソース電極及びドレイン電極の形状にパターニン
グする第三の工程と、前記非晶質シリコン膜をパターニ
ングする第四の工程と、を備える半導体装置の製造方法
を提供する。

【００２５】本方法によっても、請求項１乃至４に係る
方法と同様の効果を得ることができる。

【００２６】請求項６は、基板上に形成されたゲート電
極を覆って、絶縁膜及び非晶質シリコン膜を順次形成す
る第一の工程と、前記非晶質シリコン膜をパターニング
する第二の工程と、前記非晶質シリコン膜をパターニン
グした基板に、減圧下において、ホスフィンプラズマ処
理を施す第三の工程と、前記ホスフィンプラズマ処理を
施した基板上に金属膜を成膜し、この金属膜をソース電
極及びドレイン電極の形状にパターニングする第四の工
程と、を備える半導体装置の製造方法を提供する。

【００２７】本方法によっても、請求項１、３、４に係
る方法と同様の効果を得ることができる。

【００２８】請求項５又は６に記載した半導体装置の製
造方法は、さらに、請求項７に記載されているように、
ソース電極及びドレイン電極間におけるホスフィンプラ
ズマ処理を施した非晶質シリコン膜の不要部分を除去す
る第五の工程を備えることができる。

【００２９】また、請求項８に記載されているように、
ソース電極及びドレイン電極用金属膜をドライエッチン
グ法又はウエットエッチング法でパターニングすること
によって、第五の工程を同時に実行することも可能であ
る。

【００３０】すなわち、ソース・ドレイン電極となる金
属膜をドライエッチングまたはウエットエッチングする
ことにより、それと同時に、非常に薄いｎ型化した非晶
質シリコン膜の不要部分を除去することができる。これ
により、ｎ型化した非晶質シリコン膜の不要部分を除去
又は改質するための工程、例えば、エッチング工程又は
プラズマ処理工程を削減することができる。

【００３１】請求項７又は８に記載した方法に代えて、
請求項９に記載したように、ソース電極及びドレイン電
極間における非晶質シリコン膜の不要部分にプラズマ処
理を施すことにより、不要部分を絶縁膜に改質すること
もできる。

【００３２】請求項１０は、基板上に形成されている非
晶質シリコン膜をホスフィンプラズマに曝す処理と、ホ
スフィンプラズマ処理を施した非晶質シリコン膜上に金
属膜を成膜する処理とを、半導体装置が酸化雰囲気中に
曝されることなく、連続して行うことが可能な半導体製
造装置を提供する。

【００３３】この半導体製造装置によって、請求項１、
２又は３に記載した半導体装置の製造方法を実施するこ
とができる。

【００３４】請求項１１は、基板上に非晶質シリコン膜
を成膜する処理と、非晶質シリコン膜をホスフィンプラ
ズマ処理に曝す処理と、非晶質シリコン膜上に金属膜を
成膜する処理とを、半導体装置が酸化雰囲気中に曝され
ることなく、連続して行うことが可能な半導体製造装置
を提供する。

【００３５】この半導体製造装置によって、請求項１又
は３に記載した半導体装置の製造方法を実施することが
できる。

【００３６】請求項１２は、基板をホスフィンプラズマ
に曝すための第一のチャンバーと、基板上に金属膜を成
膜するための第二のチャンバーと、第一のチャンバーと
第二のチャンバーとの間に真空を維持しつつ接続するゲ
ートバルブと、からなる半導体製造装置を提供する。

【００３７】この半導体製造装置によって、請求項１、
２又は３に記載した半導体装置の製造方法を実施するこ
とができる。

【００３８】請求項１３は、基板を加熱するための第一
のチャンバーと、基板をホスフィンプラズマに曝すため
の第二のチャンバーと、基板上に金属膜を成膜するため
の第三のチャンバーと、第一のチャンバーと前記第二の
チャンバーとの間を真空を維持しつつ接続する第一のゲ
ートバルブと、第二のチャンバーと前記第三のチャンバ
ーとの間を真空を維持しつつ接続する第二のゲートバル
ブと、からなる半導体製造装置を提供する。

【００３９】この半導体製造装置によって、請求項１、
２又は３に記載した半導体装置の製造方法を実施するこ
とができる。

【００４０】請求項１４は、基板を加熱するための第一
のチャンバーと、基板をホスフィンプラズマに曝すため
の第二のチャンバーと、基板上に金属膜を成膜するため
の第三のチャンバーと、基板を搬送するための空間とし
ての第四のチャンバーと、第一のチャンバーと第四のチ
ャンバーとの間を真空を維持しつつ接続する第一のゲー
トバルブと、第二のチャンバーと第四のチャンバーとの
間を真空を維持しつつ接続する第二のゲートバルブと、
第三のチャンバーと第四のチャンバーとの間を真空を維
持しつつ接続する第三のゲートバルブと、からなる半導
体製造装置を提供する。

【００４１】この半導体製造装置によって、請求項１、
２又は３に記載した半導体装置の製造方法を実施するこ
とができる。

【００４２】請求項１５は、基板を加熱するための第一
のチャンバーと、基板上にゲート絶縁膜を成膜するため
の第二のチャンバーと、基板上に非晶質シリコン膜を成
膜するための第三のチャンバーと、基板上をホスフィン
プラズマに曝すための第四のチャンバーと、基板上に金
属膜を成膜するための第五のチャンバーと、第一のチャ
ンバーと第二のチャンバーとの間を真空を維持しつつ接
続する第一のゲートバルブと、第二のチャンバーと第三
のチャンバーとの間を真空を維持しつつ接続する第二の
ゲートバルブと、第三のチャンバーと第四のチャンバー
との間を真空を維持しつつ接続する第三のゲートバルブ
と、第四のチャンバーと第五のチャンバーとの間を真空
を維持しつつ接続する第四のゲートバルブと、からなる
半導体製造装置を提供する。

【００４３】この半導体製造装置によって、請求項１、
２又は３に記載した半導体装置の製造方法を実施するこ
とができる。

【００４４】請求項１６は、基板を加熱するための第一
のチャンバーと、基板上にゲート絶縁膜を成膜するため
の第二のチャンバーと、基板上に非晶質シリコン膜を成
膜するための第三のチャンバーと、基板上をホスフィン
プラズマに曝すための第四のチャンバーと、基板上に金
属膜を成膜するための第五のチャンバーと、基板を搬送
するための空間としての第六のチャンバーと、第一のチ
ャンバーと第六のチャンバーとの間を真空を維持しつつ
接続する第一のゲートバルブと、第二のチャンバーと第
六のチャンバーとの間を真空を維持しつつ接続する第二
のゲートバルブと、第三のチャンバーと第六のチャンバ
ーとの間を真空を維持しつつ接続する第三のゲートバル
ブと、第四のチャンバーと第六のチャンバーとの間を真
空を維持しつつ接続する第四のゲートバルブと、第五の
チャンバーと第六のチャンバーとの間を真空を維持しつ
つ接続する第五のゲートバルブと、からなる半導体製造
装置を提供する。

【００４５】この半導体製造装置によって、請求項１、
２又は３に記載した半導体装置の製造方法を実施するこ
とができる。

【００４６】

【発明の実施の形態】以下、本発明の実施の形態を説明
する。

【００４７】図１は本発明の第一の実施の形態に係る半
導体装置の製造方法の各工程を示す図である。

【００４８】まず、図１（ａ）に示すように、透明絶縁
性基板１上に形成したゲート電極用金属を所望の形状に
パターニングしてゲート電極２を形成し、その後、プラ
ズマＣＶＤ法等を用いて、透明絶縁性基板１上にゲート
絶縁膜３、非晶質シリコン膜４を順次形成する。

【００４９】続いて、図１（ｂ）に示すように、非晶質
シリコン膜４を所望のアイランド形状にパターニングす
る。

【００５０】次に、図１（ｃ）に示すように、透明絶縁
性基板１をホスフィンプラズマ５に曝すことにより非晶
質シリコン膜４の表面部にリン６を堆積させる。この
時、非晶質シリコン膜４の表層部にリンが拡散すること
もある。

【００５１】その後、ソース・ドレイン電極用金属膜を
スパッタ法等で形成し、図１（ｄ）に示すように、所望
の形状にパターニングしてソース・ドレイン電極７を得
る。

【００５２】このスパッタ成膜時においても、リン６が
非晶質シリコン膜４の表層部に拡散して、ｎ型化した非
晶質シリコン層８が自動的に形成される。

【００５３】ここで、ホスフィンプラズマ処理（図１
（ｃ））とソース・ドレイン電極用金属スパッタ成膜
（図１（ｄ））とを、真空を破ることなく、すなわち、
半導体装置が酸化雰囲気中に曝されることなく、連続し
て行うプロセスも可能であるし、両処理の間で真空を破
って透明絶縁性基板１を一旦酸化雰囲気又は大気に曝し
て行うプロセスも可能である。両処理を連続で行う前者
のプロセスによれば、プロセスのスループットを向上さ
せることができる。ただし、いずれのプロセスで作成し
た場合でも、完成した薄膜トランジスタの特性はほぼ同
じである。

【００５４】最後に、図１（ｅ）に示すように、ソース
・ドレイン電極間の不要なｎ型化した非晶質シリコン膜
８をエッチング除去することにより、薄膜トランジスタ
が完成する。

【００５５】この第一の実施の形態においては、最後
に、ソース・ドレイン電極間の不要なｎ型化した非晶質
シリコン膜８をエッチング除去する工程（図１（ｅ））
を行うが、図１（ｄ）に示した工程において、金属膜の
エッチング時に、同時に、ソース・ドレイン電極間の不
要なｎ型化した非晶質シリコン膜８をエッチング除去す
ることも可能である。すなわち、図１（ｄ）と図１
（ｅ）とに示した二工程を一工程で行うことができる。
これは、自動的に形成されたｎ型化した非晶質シリコン
層８の膜厚が非常に薄いためである。この場合には、ソ
ース・ドレイン電極間の不要なｎ型化した非晶質シリコ
ン膜８をエッチング除去するための個別の工程は必要な
い。

【００５６】以上のように、本実施形態に係る半導体装
置の製造方法によれば、ｎ型化した非晶質シリコン膜を
個別に成膜することなく、逆スタガード型薄膜トランジ
スタを製造することができる。

【００５７】上記の第一の実施形態においては、非晶質
シリコン膜４を所望のアイランド形状に形成後（図１
（ｂ））、ホスフィンプラズマ処理（図１（ｃ））、金
属スパッタ成膜とそのパターニング（図１（ｄ））の順
でプロセスを行っていたが、以下に示す第二の実施形態
のように、非晶質シリコン膜４の成膜、ホスフィンプラ
ズマ処理、金属スパッタ成膜とそのパターニング及び非
晶質シリコン膜のアイランド化の順でプロセスを行うこ
ともできる。

【００５８】以下、本発明の第二の実施形態に係る半導
体装置の製造方法を説明する。

【００５９】まず、図２（ａ）に示すように、透明絶縁
性基板１上に形成したゲート電極用金属膜を所望の形状
にパターニングしてゲート電極２を形成する。

【００６０】その後、プラズマＣＶＤ法等を用いて、透
明絶縁性基板１上にゲート絶縁膜３、非晶質シリコン膜
４を成膜する。

【００６１】その後、図２（ｂ）に示すように、透明絶
縁性基板１をホスフィンプラズマ５に曝すホスフィンプ
ラズマ処理を行い、非晶質シリコン膜４の表面にリン６
を堆積させる。この時、非晶質シリコン膜４の表層部に
リンが拡散することもある。

【００６２】ホスフィンプラズマ処理後、更に、図２
（ｃ）に示すように、非晶質シリコン膜４上にソース・
ドレイン電極用金属膜７をスパッタ法等で形成する。

【００６３】このスパッタ成膜時においても、リン６が
非晶質シリコン膜４の表層部に拡散し、ｎ型化した非晶
質シリコン層８が自動的に形成される。

【００６４】ここで、ゲート絶縁膜３の成膜、非晶質シ
リコン膜４の成膜、ホスフィンプラズマ処理、ソース・
ドレイン電極用金属膜７のスパッタ成膜の四工程を真空
を、半導体装置が酸化雰囲気中に曝されることなく、連
続して行うプロセスも可能であるし、また、いずれかの
工程間において透明絶縁性基板１を一旦大気に曝すプロ
セスでも可能である。四工程を連続で行うプロセスの場
合には、プロセスのスループットを向上させることがで
きる。ただし、いずれのプロセスで作成した場合でも、
完成した薄膜トランジスタの特性はほぼ同じである。

【００６５】この後、図２（ｄ）に示すように、スパッ
タ法により成膜した金属膜を所望のソース・ドレイン電
極形状にパターニングし、ソース・ドレイン電極７を形
成するとともに、ｎ型化した非晶質シリコン膜８及び非
晶質シリコン膜４を所望のアイランド形状にパターニン
グする。

【００６６】最後に、不要なｎ型化した非晶質シリコン
膜８をエッチング除去することにより、図２（ｅ）に示
すような薄膜トランジスタが完成する。

【００６７】この第二の実施の形態においても、最後
に、ソース・ドレイン電極間の不要なｎ型化した非晶質
シリコン膜８をエッチング除去する工程を行うが、図２
（ｄ）の工程において、金属膜のエッチング時に、同時
に、ソース・ドレイン電極間の不要なｎ型化した非晶質
シリコン膜８をエッチング除去することも可能である。
すなわちち、図２（ｄ）と図２（ｅ）との二工程を一工
程で行うことができる。これは、自動的に形成されたｎ
型化した非晶質シリコン層８の膜厚が非常に薄いためで
ある。この場合には、ソース・ドレイン電極間の不要な
ｎ型化した非晶質シリコン膜８をエッチング除去するた
めの個別の工程は必要ない。

【００６８】このように本実施形態に係る半導体装置の
製造方法により、ｎ型化した非晶質シリコン膜を個別に
成膜することなく、逆スタガード型薄膜トランジスタを
製造することができる。

【００６９】上記第一の実施形態においては、ホスフィ
ンプラズマ処理と金属スパッタ成膜とを真空を破ること
なく、すなわち、半導体装置が酸化雰囲気中に曝される
ことなく、行うことも可能である。以下、本発明の第三
の実施形態として、このような第一の実施形態に係る半
導体装置の製造方法を実施するための半導体製造装置に
ついて説明する。

【００７０】第三の実施形態に係る半導体装置の製造装
置の第一の例を図３（ａ）に示す。

【００７１】第一の例における半導体装置の製造装置
は、基板を加熱するための第一のチャンバーとしての基
板加熱室１０と、基板をホスフィンプラズマに曝すホス
フィンプラズマ処理を実施するための第二のチャンバー
としてのホスフィンプラズマ処理チャンバー１１と、基
板上にソース・ドレイン電極用金属膜を成膜するための
第三のチャンバーとしての金属成膜チャンバー１２と、
基板加熱室１０とホスフィンプラズマ処理チャンバー１
１との間を真空を維持しつつ接続する第一のゲートバル
ブ９ａと、ホスフィンプラズマ処理チャンバー１１と金
属成膜チャンバー１２の間を真空を維持しつつ接続する
第二のゲートバルブ９ｂと、からなる。

【００７２】本製造装置においては、先ず、基板加熱室
１０において基板を加熱し、その後、ホスフィンプラズ
マ処理チャンバー１１に基板を搬送し、ホスフィンプラ
ズマ処理チャンバー１１内においてホスフィンプラズマ
処理を行う。更に、金属成膜チャンバー１２に基板を搬
送し、金属成膜チャンバー１２内においてソース・ドレ
イン電極用金属を成膜する。

【００７３】基板加熱室１０、ホスフィンプラズマ処理
チャンバー１１及び金属成膜チャンバー１２の間を基板
を搬送する間においては、第一のゲートバルブ９ａ及び
第二のゲートバルブ９ｂによって、真空状態が破られる
ことなく維持されている。

【００７４】なお、上記第一の例における半導体装置の
製造装置は必ずしも基板加熱室１０を有している必要は
ない。基板加熱室１０とは個別の手段により基板を加熱
し、その後、その加熱した基板をホスフィンプラズマ処
理チャンバー１１内に搬送してもよい。

【００７５】図３（ａ）に示した第一の例の半導体装置
の製造装置はインライン式装置の一例である。これに対
して、枚葉式装置の例として、図３（ｂ）に第三の実施
形態の第二の例における半導体装置の製造装置を示す。

【００７６】第二の例の半導体装置の製造装置は、基板
を加熱するための第一のチャンバーとしての基板加熱室
１０と、基板をホスフィンプラズマに曝すホスフィンプ
ラズマ処理を実施するための第二のチャンバーとしての
ホスフィンプラズマ処理チャンバー１１と、基板上にソ
ース・ドレイン電極用金属膜を成膜するための第三のチ
ャンバーとしての金属成膜チャンバー１２と、基板を基
板加熱室１０、ホスフィンプラズマ処理チャンバー１１
及び金属成膜チャンバー１２の間で搬送するための空間
としての第四のチャンバーとしての基板搬送用チャンバ
ー１３と、基板加熱室１０と基板搬送用チャンバー１３
との間を真空を維持しつつ接続する第一のゲートバルブ
１６ａと、ホスフィンプラズマ処理チャンバー１１と基
板搬送用チャンバー１３との間を真空を維持しつつ接続
する第二のゲートバルブ１６ｂと、金属成膜チャンバー
１２と基板搬送用チャンバー１３との間を真空を維持し
つつ接続する第三のゲートバルブ１６ｃと、からなる。

【００７７】本製造装置は次のようにして用いられる。

【００７８】先ず、基板加熱室１０で基板を加熱し、基
板搬送用チャンバー１３を介してホスフィンプラズマ処
理チャンバー１１に基板を搬送し、ホスフィンプラズマ
処理チャンバー１１内においてホスフィンプラズマ処理
を行う。

【００７９】この後、再び、基板搬送用チャンバー１３
を介して、半導体装置が酸化雰囲気又は大気中に曝され
ることなく、金属成膜チャンバー１２に基板を搬送し、
金属成膜チャンバー１２内においてソース・ドレイン電
極用金属膜を成膜する。

【００８０】基板加熱室１０、ホスフィンプラズマ処理
チャンバー１１、金属成膜チャンバー１２及び基板搬送
用チャンバー１３の間を基板を搬送する間においては、
第一のゲートバルブ１６ａ、第二のゲートバルブ１６
ｂ、第三のゲートバルブ１６ｃによって、真空状態が破
られることなく維持されている。

【００８１】図３（ａ）及び図３（ｂ）に示す各製造装
置における基板加熱室１０は、基板を加熱するための通
常の構造を有しており、例えば、ヒーター、真空ポンプ
などから構成されている。

【００８２】基板搬送用チャンバー１３は、基板を各チ
ャンバー間で搬送するための通常の構造を有しており、
例えば、基板搬送用アーム、真空ポンプなどから構成さ
れている。

【００８３】ホスフィンプラズマ処理チャンバー１１
は、図１（ｃ）に示したホスフィンプラズマ処理を行う
ための構造を有しており、例えば、真空ポンプ、ホスフ
ィンガスの導入口、基板加熱用ヒーター、ＲＦ電圧が印
加できるような電極板などから形成されている。ホスフ
ィンプラズマ処理チャンバー１１は、従来のプラズマＣ
ＶＤチャンバーとほぼ同じ装置構成を有するものとして
構成することができる。

【００８４】金属成膜チャンバー１２は、図１（ｄ）に
示したソース・ドレイン電極用の金属膜成膜を行うため
の構造を有しており、例えば、真空ポンプ、スパッタ用
ガス（アルゴン等）の導入口、基板加熱用ヒーター、Ｄ
Ｃ電圧を印加できる金属ターゲット等から形成されてい
る。金属成膜チャンバー１２は従来のＤＣスパッタ装置
とほぼ同じ装置構成を有するものとして構成することが
できる。また、スパッタ装置に限らず、一般的な蒸着装
置とほぼ同じ装置構成を有するものとしても構成するこ
とができる。

【００８５】上記第二の実施形態に係る半導体装置の製
造方法においては、ゲート絶縁膜、非晶質シリコン膜、
ホスフィンプラズマ処理、金属スパッタ成膜の四工程
を、半導体装置が酸化雰囲気中に曝されることなく、行
うことも可能である。以下、本発明の第四の実施形態と
して、このような第二の実施形態に係る半導体装置の製
造方法を実施するための半導体製造装置について説明す
る。

【００８６】第四の実施形態に係る半導体装置の製造装
置の第一の例を図４（ａ）に示す。

【００８７】第一の例における半導体装置の製造装置
は、基板を加熱するための第一のチャンバーとしての基
板加熱室１０と、基板上にゲート絶縁膜を成膜するため
の第二のチャンバーとしてのゲート絶縁膜成膜チャンバ
ー１４と、基板上に非晶質シリコン膜を成膜するための
第三のチャンバーとしての非晶質シリコン膜成膜チャン
バー１５と、基板をホスフィンプラズマに曝すホスフィ
ンプラズマ処理を行うための第四のチャンバーとしての
ホスフィンプラズマ処理チャンバー１１と、基板上にソ
ース・ドレイン電極用金属膜を成膜するための第五のチ
ャンバーとしての金属成膜チャンバー１２と、基板加熱
室１０とゲート絶縁膜成膜チャンバー１４との間を真空
を維持しつつ接続する第一のゲートバルブ１７ａと、ゲ
ート絶縁膜成膜チャンバー１４と非晶質シリコン膜成膜
チャンバー１５との間を真空を維持しつつ接続する第二
のゲートバルブ１７ｂと、非晶質シリコン膜成膜チャン
バー１５とホスフィンプラズマ処理チャンバー１１との
間を真空を維持しつつ接続する第三のゲートバルブ１７
ｃと、ホスフィンプラズマ処理チャンバー１１と金属成
膜チャンバー１２との間を真空を維持しつつ接続する第
四のゲートバルブ１７ｄと、からなる。

【００８８】本製造装置は次のようにして用いられる。

【００８９】本製造装置においては、先ず、基板加熱室
１０において基板を加熱し、その後、ゲート絶縁膜製膜
チャンバー１４内に基板を搬送し、ゲート絶縁膜製膜チ
ャンバー１４内において基板上にゲート絶縁膜を形成す
る。次いで、基板を非晶質シリコン膜成膜チャンバー１
５内に搬送し、非晶質シリコン膜成膜チャンバー１５内
においてゲート絶縁膜上に非晶質シリコン膜を形成す
る。その後、ホスフィンプラズマ処理チャンバー１１内
に基板を搬送し、ホスフィンプラズマ処理チャンバー１
１内においてホスフィンプラズマ処理を行う。更に、金
属成膜チャンバー１２内に基板を搬送し、金属成膜チャ
ンバー１２内においてソース・ドレイン電極用金属膜を
成膜する。

【００９０】基板加熱室１０、ゲート絶縁膜成膜チャン
バー１４、非晶質シリコン膜成膜チャンバー１５、ホス
フィンプラズマ処理チャンバー１１及び金属成膜チャン
バー１２の間を基板を搬送する間においては、第一乃至
第四のゲートバルブ１７ａ乃至１７ｄによって、真空状
態が破られることなく維持されている。

【００９１】なお、上記第一の例における半導体装置の
製造装置は必ずしも基板加熱室１０を有している必要は
ない。基板加熱室１０とは個別の手段により基板を加熱
し、その後、その基板をゲート絶縁膜成膜チャンバー１
４内に搬送してもよい。

【００９２】図４（ａ）に示した第一の例の半導体装置
の製造装置はインライン式装置の一例である。これに対
して、枚葉式装置の例として、図４（ｂ）に第四の実施
形態の第二の例における半導体装置の製造装置を示す。

【００９３】第二の例の半導体装置の製造装置は、基板
を加熱するための第一のチャンバーとしての基板加熱室
１０と、基板上にゲート絶縁膜を成膜するための第二の
チャンバーとしてのゲート絶縁膜成膜チャンバー１４
と、基板上に非晶質シリコン膜を成膜するための第三の
チャンバーとしての非晶質シリコン膜成膜チャンバー１
５と、基板をホスフィンプラズマに曝すホスフィンプラ
ズマ処理を実施するための第四のチャンバーとしてのホ
スフィンプラズマ処理チャンバー１１と、基板上にソー
ス・ドレイン電極用金属膜を成膜するための第五のチャ
ンバーとしての金属成膜チャンバー１２と、基板を各チ
ャンバー１０、１４、１５、１１、１２間で搬送するた
めの空間としての第六のチャンバーとしての基板搬送用
チャンバー１３と、基板加熱室１０と基板搬送用チャン
バー１３との間を真空を維持しつつ接続する第一のゲー
トバルブ１８ａと、ゲート絶縁膜成膜チャンバー１４と
基板搬送用チャンバー１３との間を真空を維持しつつ接
続する第二のゲートバルブ１８ｂと、非晶質シリコン膜
成膜チャンバー１５と基板搬送用チャンバー１３との間
を真空を維持しつつ接続する第三のゲートバルブ１８ｃ
と、ホスフィンプラズマ処理チャンバー１１と基板搬送
用チャンバー１３との間を真空を維持しつつ接続する第
四のゲートバルブ１８ｄと、金属成膜チャンバー１２と
基板搬送用チャンバー１３との間を真空を維持しつつ接
続する第五のゲートバルブ１８ｅと、からなる。

【００９４】本製造装置は次のようにして用いられる。

【００９５】先ず、基板加熱室１０で基板を加熱し、基
板搬送用チャンバー１３を介してゲート絶縁膜成膜チャ
ンバー１４に基板を搬送し、基板上にゲート絶縁膜を形
成する。

【００９６】この後、再び、基板搬送用チャンバー１３
を介して、半導体装置が酸化雰囲気中に曝されることな
く、非晶質シリコン膜成膜チャンバー１５内に基板を搬
送し、基板上に非晶質シリコン膜を成膜する。

【００９７】次いで、再び、基板搬送用チャンバー１３
を介して、半導体装置が酸化雰囲気中に曝されることな
く、ホスフィンプラズマ処理チャンバー１１に基板を搬
送し、ホスフィンプラズマ処理を施す。

【００９８】最後に、再び、基板搬送用チャンバー１３
を介して、半導体装置が酸化雰囲気中に曝されることな
く、金属成膜チャンバー１２に基板を搬送し、ソース・
ドレイン電極用金属膜を成膜する。

【００９９】基板加熱室１０、ゲート絶縁膜成膜チャン
バー１４、非晶質シリコン膜成膜チャンバー１５、ホス
フィンプラズマ処理チャンバー１１、金属成膜チャンバ
ー１２及び基板搬送用チャンバー１３の間を基板を搬送
する間においては、第一乃至第五のゲートバルブ１８ａ
乃至１８ｅによって、真空状態が破られることなく維持
されている。

【０１００】図４（ａ）及び図４（ｂ）に示す各製造装
置における基板加熱室１０は、基板を加熱するための通
常の構造を有しており、例えば、ヒーター、真空ポンプ
などから構成されている。

【０１０１】基板搬送用チャンバー１３は、基板を各チ
ャンバー間で搬送するための通常の構造を有しており、
例えば、基板搬送用アーム、真空ポンプなどから構成さ
れている。

【０１０２】ホスフィンプラズマ処理チャンバー１１
は、図１（ｃ）に示したホスフィンプラズマ処理を行う
ための構造を有しており、例えば、真空ポンプ、ホスフ
ィンガスの導入口、基板加熱用ヒーター、ＲＦ電圧が印
加できるような電極板などから形成されている。ホスフ
ィンプラズマ処理チャンバー１１は、従来のプラズマＣ
ＶＤチャンバーとほぼ同じ装置構成を有するものとして
構成することができる。

【０１０３】金属成膜チャンバー１２は、図１（ｄ）に
示したソース・ドレイン電極用の金属膜成膜を行うため
の構造を有しており、例えば、真空ポンプ、スパッタ用
ガス（アルゴン等）の導入口、基板加熱用ヒーター、Ｄ
Ｃ電圧が印加できる金属ターゲット等から形成されてい
る。金属成膜チャンバー１２は従来のＤＣスパッタ装置
とほぼ同じ装置構成を有するものとして構成することが
できる。また、スパッタ装置に限らず、一般的な蒸着装
置とほぼ同じ装置構成を有するものとして構成すること
もできる。

【０１０４】また、ゲート絶縁膜成膜チャンバー１４及
び非晶質シリコン膜成膜チャンバー１５は、例えば、従
来のプラズマＣＶＤチャンバーと同じ構造を有するもの
として構成することができる。

【０１０５】

【実施例】以下、実施例を参照して本発明を具体的に説
明するが、本発明はこれらの実施例のみに限定されるも
のではない。

【０１０６】図１に示す工程順により、本発明の一実施
例として逆スタガード型薄膜トランジスタの製造方法を
説明する。

【０１０７】まず、透明絶縁性基板であるガラス基板１
上にゲート電極用金属としてクロミウムをスパッタ法に
より１００ｎｍ成膜し、ウェットエッチング法により所
望の形状にパターニングし、ゲート電極２を形成した。

【０１０８】その後、図１（ａ）に示すように、プラズ
マＣＶＤ法を用いて、基板温度３００℃において、シラ
ン、アンモニア及び窒素の混合ガスを原料としてゲート
絶縁膜である窒化シリコン膜３を４００ｎｍ、シラン及
び水素の混合ガスを原料として活性層である非晶質シリ
コン膜４を１００ｎｍ形成した。

【０１０９】その後、図１（ｂ）に示すように、非晶質
シリコン膜４をドライエッチング法によりエッチング
し、所望のアイランド形状にパターニングした。

【０１１０】続いて、図３（ａ）又は図３（ｂ）に示し
た製造装置におけるホスフィンプラズマ処理チャンバー
１１を用いて、基板温度２５０℃において、非晶質シリ
コン膜４にホスフィンプラズマ処理を行い、図１（ｃ）
に示すように、非晶質シリコン膜４の表面部にリン６を
堆積させた。この時、非晶質シリコン膜４の表層部にリ
ンが拡散する場合もあった。ホスフィンプラズマ処理の
原料ガスとしては水素ベース０．５％ホスフィンガスを
用いた。

【０１１１】更に、真空を破ることなく、すなわち、半
導体装置が酸化雰囲気中に曝されることなく、金属成膜
チャンバー１２内へガラス基板１を搬送し、基板温度２
５０℃で、ソース・ドレイン電極用金属としてクロミウ
ムをスパッタ法により１００ｎｍ成膜した。

【０１１２】その後、図１（ｄ）に示すように、クロミ
ウム膜を所望の形状にパターニングし、ソース・ドレイ
ン電極７を形成した。

【０１１３】最後にソース・ドレイン電極間の不要なｎ
型化した非晶質シリコン膜８をエッチング除去すること
により、図１（ｅ）に示すような薄膜トランジスタが完
成した。

【０１１４】本実施例において形成されるｎ型化した非
晶質シリコン膜８の厚さは数ｎｍ程度であり、非常に薄
い。このため、ソース・ドレイン電極間の不要なｎ型化
した非晶質シリコン膜８をエッチング除去することに代
えて、ソース・ドレイン電極間の不要なｎ型化した非晶
質シリコン膜８をプラズマ処理で絶縁膜に改質する方法
によっても薄膜トランジスタを作成することができる。

【０１１５】あるいは、図１（ｄ）に示す工程におい
て、ソース・ドレイン電極をドライエッチング法又はウ
エットエッチング法でパターニングすることにより、こ
の非常に薄い、不要なｎ型化した非晶質シリコン膜８を
も同時に除去することも可能である。これによって、上
述した最終工程であるｎ型化した非晶質シリコン膜８の
エッチング除去又はプラズマ処理等のプロセスが不要と
なり、工程数の削減を図ることができる。

【０１１６】本実施例により作成された本発明の薄膜ト
ランジスタにおいては、オン・オフ比６桁以上、電界効
果移動度０．７ｃｍ²Ｖ^-1ｓ^-1程度の良好なスイッチン
グ特性が得られた。

【０１１７】これは、本発明に係る製造方法及び製造装
置を用いることにより、ｎ型化した非晶質シリコン膜８
を個別に成膜することなく、ソース・ドレイン領域にお
いて良好なオーミックコンタクトが得られ、その結果、
液晶ディスプレイのスイッチング素子として十分な特性
を有する薄膜トランジスタの作成が可能であることを示
している。

【０１１８】図２に示す工程順により、本発明の第二の
実施例における逆スタガード型薄膜トランジスタの製造
方法を以下に説明する。

【０１１９】まず、透明絶縁性基板であるガラス基板１
上にゲート電極用金属としてクロミウムをスパッタ法に
より１００ｎｍ成膜した後、ウェットエッチング法によ
りクロミウムを所望の形状にパターニングし、ゲート電
極２を形成した。

【０１２０】その後、プラズマＣＶＤ法を用いて、基板
温度３００℃において、図２（ａ）に示すように、シラ
ン、アンモニア及び窒素の混合ガスを原料としてゲート
絶縁膜である窒化シリコン膜３を４００ｎｍ形成した。

【０１２１】以上の窒化シリコン膜３の形成は、図４
（ａ）又は図４（ｂ）に示した製造装置におけるゲート
絶縁膜成膜チャンバー１４において行った。

【０１２２】次いで、ガラス基板１を非晶質シリコン膜
成膜チャンバー１５内に搬送し、シラン及び水素の混合
ガスを原料として活性層である非晶質シリコン膜４を１
００ｎｍ形成した。

【０１２３】更に、半導体装置が酸化雰囲気中に曝され
ることなく、ガラス基板１をホスフィンプラズマ処理チ
ャンバー１１内に搬送し、非晶質シリコン膜４に対して
ホスフィンプラズマ処理を行い、図２（ｂ）に示すよう
に、非晶質シリコン膜４の表面部にリン６を堆積させ
た。この時、非晶質シリコン膜４の表層部にリンが拡散
する場合もあった。ホスフィンプラズマ処理時の基板温
度は２５０℃であり、原料ガスには水素ベース０．５％
ホスフィンガスを用いた。

【０１２４】この後、ガラス基板１を大気に曝し、次い
で、ガラス基板１を金属成膜チャンバー１２内に搬送
し、基板温度２５０℃において、図２（ｃ）に示すよう
に、ソース・ドレイン電極用金属としてクロミウムをア
ルゴンガスを用いてスパッタ法により１００ｎｍ成膜し
た。この時、非晶質シリコン膜４とクロミウム膜との間
に、数ｎｍ程度の薄いｎ型化した非晶質シリコン膜８が
自動的に形成された。

【０１２５】その後、スパッタ成膜したクロミウム膜を
所望の形状にパターニングし、ソース・ドレイン電極７
を形成した。更に、図２（ｄ）に示すように、ｎ型化し
た非晶質シリコン膜８及び非晶質シリコン膜４を所望の
アイランド形状にパターニングした。

【０１２６】最後にソース・ドレイン電極間の不要なｎ
型化した非晶質シリコン膜８をエッチング除去すること
により、図２（ｅ）に示すような薄膜トランジスタが完
成した。

【０１２７】第一の実施例の場合と同様に、本実施例に
おいて形成されるｎ型化した非晶質シリコン膜８の厚さ
は数ｎｍ程度であり、非常に薄い。このため、ソース・
ドレイン電極間の不要なｎ型化した非晶質シリコン膜８
をプラズマ処理で絶縁膜に改質する方法によっても、薄
膜トランジスタを作成することができる。

【０１２８】あるいは、本実施例においても、図２
（ｄ）に示した工程においてソース・ドレイン電極をド
ライエッチング法又はウエットエッチング法でパターニ
ングすることにより、この非常に薄い、不要なｎ型化し
た非晶質シリコン膜８も同時に除去することができた。
これにより、上述した最終工程であるｎ型化した非晶質
シリコン膜８のエッチング除去・プラズマ処理等のプロ
セスが不要となった。

【０１２９】このようにして作成された本実施例の薄膜
トランジスタにおいては、第一の実施例の場合と同様
に、オン・オフ比６桁以上、電界効果移動度０．８ｃｍ
²Ｖ^-1ｓ^-1程度の良好なスイッチング特性が得られた。

【０１３０】また、本実施例においては、非晶質シリコ
ン膜４に対するホスフィンプラズマ処理後に、基板１を
大気に曝し、次いで、金属成膜を行ったが、ホスフィン
プラズマ処理後に、真空を破ることなく連続して金属成
膜を行った場合においても、同様なトランジスタ特性が
得られた。

【０１３１】これは、本発明に係る製造方法・製造装置
を用いることにより、ｎ型化した非晶質シリコン膜を個
別に成膜することなく、ソース・ドレイン領域において
良好なオーミックコンタクトが得られ、その結果、液晶
ディスプレイのスイッチング素子として十分な特性を有
する薄膜トランジスタの作成が可能であることを示して
いる。

【０１３２】上述の実施例以外にも、本発明に係る半導
体製造方法及び製造装置が、構造の異なる各種の逆スタ
ガード型薄膜トランジスタ構造、更には、非晶質シリコ
ン膜以外の多結晶シリコン膜等を用いた薄膜トランジス
タにも適用できることは明らかである。

【０１３３】あるいは、薄膜トランジスタに限らず、非
晶質シリコン／ｎ型化した非晶質シリコン／金属接合を
有するあらゆる半導体装置にも適用可能である。

【０１３４】また、ホスフィンプラズマ処理時には、水
素ガス以外の様々なガス（例えば、アルゴンガスやヘリ
ウムガス等）をベースとしたホスフィンガスを用いるこ
とも可能である。

【０１３５】また、ホスフィンプラズマ処理後の金属成
膜に関しては、スパッタ成膜のみについて説明したが、
スパッタリング以外の蒸着法等の様々な成膜方法を適用
することができる。

【０１３６】上記の実施例では、ゲート電極、ソース・
ドレイン電極としてクロミウムを使用した例について説
明したが、その他公知のモリブデン、アルミニウム、タ
ンタル等の金属やこれらの合金、あるいは、これらの金
属の積層構造など、いずれの形態に対しても本発明に係
る半導体製造方法及び製造装置を適用することが可能で
ある。

【０１３７】

【発明の効果】以上説明したように、本発明によれば、
逆スタガード型薄膜トランジスタにおいて、ｎ型化した
非晶質シリコン膜を個別に成膜することなく、非晶質シ
リコン膜成膜後にホスフィンプラズマ処理を行うことに
より、ソース・ドレイン領域にｎ型化した非晶質シリコ
ン膜を自動的に形成することが可能となる。

【０１３８】また、本発明を用いることにより、成膜工
程数を減少させることができるので、薄膜トランジスタ
作成の歩留まりの改善を実現することができる。

【０１３９】更に、本発明のようにプラズマＣＶＤ装置
とスパッタ等の金属成膜装置とを連結することにより、
これらのプロセスを連続して行い、薄膜トランジスタの
作成が可能となるため、作成工程のスループットの向上
を実現することができる。

【０１４０】また、本発明により形成されるｎ型化した
非晶質シリコン膜厚は非常に薄いので、ソース・ドレイ
ン電極間の不要なｎ型化した非晶質シリコン膜をプラズ
マ処理で絶縁膜に改質する方法によっても、薄膜トラン
ジスタを作成することができる。

【０１４１】また、ソース・ドレイン電極をドライエッ
チング法又はウエットエッチング法でパターニングする
ことにより、ソース・ドレイン電極間の不要なｎ型化し
た非晶質シリコン膜も同時に除去することができる。こ
れにより、最終工程であるｎ型化した非晶質シリコン膜
のエッチング除去・プラズマ処理等のプロセスが不要と
なり、工程数の削減を実現することができる。

【０１４２】以上のように、本発明を用いることによ
り、逆スタガード型薄膜トランジスタ作成の歩留まり・
工程スループットが大幅に改善され、液晶ディスプレイ
製造工程の低コスト化を実現することができる。

【図面の簡単な説明】

【図１】図１（ａ）乃至（ｅ）は、本発明に係る薄膜ト
ランジスタの製造方法の第一の実施形態における各工程
を示す半導体装置の断面図である。

【図２】図２（ａ）乃至（ｅ）は、本発明に係る薄膜ト
ランジスタの製造方法の第二の実施形態における各工程
を示す半導体装置の断面図である。

【図３】図３（ａ）乃至（ｂ）は、本発明に係る半導体
製造装置の一実施形態を示す概略図である。

【図４】図４（ａ）乃至（ｂ）は、本発明に係る半導体
製造装置の他の実施形態を示す概略図である。

【図５】図５（ａ）乃至（ｅ）は、従来の逆スタガード
型薄膜トランジスタの製造方法における各工程を示す半
導体装置の断面図である。

【符号の説明】

１ 透明絶縁性基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 非晶質シリコン膜 ５ ホスフィンプラズマ ６ リン ７ ソース・ドレイン電極 ８ ｎ型化した非晶質シリコン膜 ９ａ、９ｂ ゲートバルブ １０ 基板加熱室 １１ ホスフィンプラズマ処理チャンバー １２ 金属成膜チャンバー １３ 基板搬送用チャンバー １４ ゲート絶縁膜成膜チャンバー １５ 非晶質シリコン膜成膜チャンバー １６ａ、１６ｂ、１６ｃ ゲートバルブ １７ａ、１７ｂ、１７ｃ、１７ｄ ゲートバルブ １８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅ ゲートバル
ブ

Claims (16)

【特許請求の範囲】
1. 【請求項１】 基板上に非晶質シリコン膜を形成する第
   一の工程と、 前記非晶質シリコン膜が形成された基板に少なくともＶ
   族の元素を含むプラズマ処理を施す第二の工程と、 前記プラズマ処理を施した非晶質シリコン膜上に金属膜
   を成膜する第三の工程と、 を備える半導体装置の製造方法。
2. 【請求項２】 前記第一の工程に続いて、前記第二の工
   程が、前記半導体装置が酸化雰囲気中に曝されることな
   く、行われることを特徴とする請求項１に記載の半導体
   装置の製造方法。
3. 【請求項３】 前記第二の工程に続いて、前記第三の工
   程が、前記半導体装置が酸化雰囲気中に曝されることな
   く、行われることを特徴とする請求項１又は２に記載の
   半導体装置の製造方法。
4. 【請求項４】 前記Ｖ族の元素を含むプラズマ処理が少
   なくともホスフィンガスを用いたプラズマ処理であるこ
   とを特徴とする請求項１乃至４の何れか一項に記載の半
   導体装置の製造方法。
5. 【請求項５】 基板上に形成されたゲート電極を覆っ
   て、絶縁膜及び非晶質シリコン膜を順次形成する第一の
   工程と、 減圧下において、前記絶縁膜及び非晶質シリコン膜を順
   次形成した基板にホスフィンプラズマ処理を施す第二の
   工程と、 前記ホスフィンプラズマ処理を施した非晶質シリコン膜
   上に金属膜を成膜し、該金属膜をソース電極及びドレイ
   ン電極の形状にパターニングする第三の工程と、 前記非晶質シリコン膜をパターニングする第四の工程
   と、 を備える半導体装置の製造方法。
6. 【請求項６】 基板上に形成されたゲート電極を覆っ
   て、絶縁膜及び非晶質シリコン膜を順次形成する第一の
   工程と、 前記非晶質シリコン膜をパターニングする第二の工程
   と、 減圧下において、前記非晶質シリコン膜をパターニング
   した基板にホスフィンプラズマ処理を施す第三の工程
   と、 前記ホスフィンプラズマ処理を施した基板上に金属膜を
   成膜し、該金属膜をソース電極及びドレイン電極の形状
   にパターニングする第四の工程と、 を備える半導体装置の製造方法。
7. 【請求項７】 前記ソース電極及びドレイン電極間にお
   ける前記ホスフィンプラズマ処理を施した非晶質シリコ
   ン膜の不要部分を除去する第五の工程を備えることを特
   徴とする請求項５又は６に記載の半導体装置の製造方
   法。
8. 【請求項８】 前記金属膜をドライエッチング法または
   ウエットエッチング法でソース電極及びドレイン電極の
   形状にパターニングすることによって、前記第五の工程
   を同時に実行する工程を備えることを特徴とする請求項
   ７に記載の半導体装置の製造方法。
9. 【請求項９】 前記ソース電極及びドレイン電極間にお
   ける前記ホスフィンプラズマ処理を施した非晶質シリコ
   ン膜の不要部分を、少なくとも酸素ガス又は窒素ガスを
   用いたプラズマ処理を施すことによって、絶縁膜に改質
   する工程を備えることを特徴とする請求項７又は８に記
   載の半導体装置の製造方法。
10. 【請求項１０】 基板上に形成されている非晶質シリコ
    ン膜をホスフィンプラズマに曝す処理と、前記プラズマ
    処理を施した非晶質シリコン膜上に金属膜を成膜する処
    理とを、半導体装置が酸化雰囲気中に曝されることな
    く、連続して行うことが可能な半導体製造装置。
11. 【請求項１１】 基板上に非晶質シリコン膜を成膜する
    処理と、前記非晶質シリコン膜をホスフィンプラズマに
    曝す処理と、前記プラズマ処理を施した非晶質シリコン
    膜上に金属膜を成膜する処理とを、半導体装置が酸化雰
    囲気中に曝されることなく、連続して行うことが可能な
    半導体製造装置。
12. 【請求項１２】 前記基板をホスフィンプラズマに曝す
    ための第一のチャンバーと、 前記基板上に金属膜を成膜するための第二のチャンバー
    と、 前記第一のチャンバーと前記第二のチャンバーとの間に
    真空を維持しつつ接続するゲートバルブと、 からなる半導体製造装置。
13. 【請求項１３】 基板を加熱するための第一のチャンバ
    ーと、 前記基板をホスフィンプラズマに曝すための第二のチャ
    ンバーと、 前記基板上に金属膜を成膜するための第三のチャンバー
    と、 前記第一のチャンバーと前記第二のチャンバーとの間を
    真空を維持しつつ接続する第一のゲートバルブと、 前記第二のチャンバーと前記第三のチャンバーとの間を
    真空を維持しつつ接続する第二のゲートバルブと、 からなる半導体製造装置。
14. 【請求項１４】 基板を加熱するための第一のチャンバ
    ーと、 前記基板をホスフィンプラズマに曝すための第二のチャ
    ンバーと、 前記基板上に金属膜を成膜するための第三のチャンバー
    と、 前記基板を搬送するための空間としての第四のチャンバ
    ーと、 前記第一のチャンバーと前記第四のチャンバーとの間を
    真空を維持しつつ接続する第一のゲートバルブと、 前記第二のチャンバーと前記第四のチャンバーとの間を
    真空を維持しつつ接続する第二のゲートバルブと、 前記第三のチャンバーと前記第四のチャンバーとの間を
    真空を維持しつつ接続する第三のゲートバルブと、 からなる半導体製造装置。
15. 【請求項１５】 基板を加熱するための第一のチャンバ
    ーと、 前記基板上にゲート絶縁膜を成膜するための第二のチャ
    ンバーと、 前記基板上に非晶質シリコン膜を成膜するための第三の
    チャンバーと、 前記基板上をホスフィンプラズマに曝すための第四のチ
    ャンバーと、 前記基板上に金属膜を成膜するための第五のチャンバー
    と、 前記第一のチャンバーと前記第二のチャンバーとの間を
    真空を維持しつつ接続する第一のゲートバルブと、 前記第二のチャンバーと前記第三のチャンバーとの間を
    真空を維持しつつ接続する第二のゲートバルブと、 前記第三のチャンバーと前記第四のチャンバーとの間を
    真空を維持しつつ接続する第三のゲートバルブと、 前記第四のチャンバーと前記第五のチャンバーとの間を
    真空を維持しつつ接続する第四のゲートバルブと、 からなる半導体製造装置。
16. 【請求項１６】 基板を加熱するための第一のチャンバ
    ーと、 前記基板上にゲート絶縁膜を成膜するための第二のチャ
    ンバーと、 前記基板上に非晶質シリコン膜を成膜するための第三の
    チャンバーと、 前記基板上をホスフィンプラズマに曝すための第四のチ
    ャンバーと、 前記基板上に金属膜を成膜するための第五のチャンバー
    と、 前記基板を搬送するための空間としての第六のチャンバ
    ーと、 前記第一のチャンバーと前記第六のチャンバーとの間を
    真空を維持しつつ接続する第一のゲートバルブと、 前記第二のチャンバーと前記第六のチャンバーとの間を
    真空を維持しつつ接続する第二のゲートバルブと、 前記第三のチャンバーと前記第六のチャンバーとの間を
    真空を維持しつつ接続する第三のゲートバルブと、 前記第四のチャンバーと前記第六のチャンバーとの間を
    真空を維持しつつ接続する第四のゲートバルブと、 前記第五のチャンバーと前記第六のチャンバーとの間を
    真空を維持しつつ接続する第五のゲートバルブと、 からなる半導体製造装置。