JPS6236793A - メモリおよびその読出方法 - Google Patents

メモリおよびその読出方法

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JPS6236793A
JPS6236793A JP61179774A JP17977486A JPS6236793A JP S6236793 A JPS6236793 A JP S6236793A JP 61179774 A JP61179774 A JP 61179774A JP 17977486 A JP17977486 A JP 17977486A JP S6236793 A JPS6236793 A JP S6236793A
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アロウイシアス・ティー・タム
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の分野 この発明は一般に、特に従来のおよびシーケンシャルモ
ードにおいて共に動作可能なランダムアクセスメモリに
関する。
先行技術の説明 従来のメモリは複数個のメモリはルを含む。典型的に、
アドレスする目的のために、セルは列と行において機能
的に配列される。列デコーダおよび行デコーダは、各セ
ルのアドレスをデコードするために設けられる。セルが
このようにアドレスされるとき、このセルの容量は、デ
ータ出力ラインまたはパスへと読出されるか、またはデ
ータ入力ラインまたはバスからのデータがセルに書込ま
れる。
多くのコンピュータ動作において、データがストアされ
たＬ、メモリ内のセルの予め定められたシーケンスから
検索されてもよく、その結果このよ・うなセルが、そこ
からまたはそこへ、データを検索または入力するのに必
要とされる時間を減じる態様でアドレスされ得る可能性
のある利点を生じる。
従来、メモリ内のデータの高速度シーケンシャル検索は
、一般に従来のスタティックメモリとは異なるダイナミ
ックメモリ内でのみ用いられてきた。優者は典型的に、
この技術を用いるのが不可能である。
発明の要約 前記に鑑みて、この発明の主たる目的は、複数個のメモ
リセル、およびシステムクロック速度に対応する速度で
、そこからまたはそこへ、データをアドレスしたＬ、検
索または入力するための手段を含む方法および装置を提
供することである。
この発明の別の目的は、外部から与えられた個々のアド
レスを用いて個々のセルがアクセスされる従来のモード
、またはクロック駆動のシフトレジスタを用いてセルの
シーケンスが自動的にアクセスされるシーケンシャルモ
ードにおいて、選択的に動作可能であるメモリを含む方
法と装置を提供することである。
上記の目的に従って、メモリセルの第１のおよび第２の
組、列デコーダ、行デコーダ、列アドレスラインをアド
レスするための１対の列シフトレジスタ、行アドレスラ
インをアドレスするための１対の行シフトレジスタ、第
１のおよび第２の組のデータ出力ラインにそれぞれ結合
された第１のおよび第２の入力を有するマルチプレクサ
、データレジスタ、ならびにその第１のおよび第２の入
力の間でシフトレジスタをシフトし、かつマルチプレク
サをスイッチングするための手段が設けられる。
動作において、従来のモードでは、メモリのデコーダは
個々のメモリセルをアクセスするための外部から与えら
れたアドレスをデコードするために用いられる。
シーケンシャルモードにおいて、メモリのデコーダは予
め定められたセルのシーケンスでアクセスされるように
、第１のセルのアドレスをデコードするために、従来の
態様で用いられ、その後シフトレジスタは、このシーケ
ンスで残余のセルをアドレスするために用いられる。た
とえば、第１のセルがセルの２組のうち第１の組に位置
すると仮定すると、デコードされた第１のアドレスは、
列シフトレジスタの対応のものおよび行シフトレジスタ
の両方にロードされる。その後、たとえば制御信号ＳＭ
に応答して、２組のセルの第２の組に位置する、シーケ
ンスでの次のセルがアドレスされ、かつマルチプレクサ
が第１のセルの容φをデータレジスタに読出すように設
定される。第１のクロックパルスが制御信号ＳＭに追随
して、第１のセルの′Ｂｍがデータ出力ラインに読出さ
れ、第１の組のセルをアクセスすることを制御する列シ
フトレジスタが、第１の組における次のセルをアドレス
するようにシフトされ、さらにマルチプレクサが、第２
の組における第２のセルの容量をデータレジスタに読出
すためにスイッチされる。
次のクロックパルスでは、第２のセルの容量がデータ出
力ラインに読出され、セルの第２の組をアクセスするこ
とを制御するシフトレジスタが、第２の組における次の
セルをアドレスするようにシフトされ、さらにマルチプ
レクサがセルの第１の組におけるシーケンスで第３のセ
ルの容量を読出すように再びスイッチされる。
各組におけるセルのＲ俊の列をアクセスする列シフトレ
ジスタが、その組におけるセルの第１の列をアクセスす
るようにシフトされるのと同時に、行シフトレジスタは
また、その組におけるセルの別の行のセルをアクセスす
るようにシフトされる。
このように、各組におけるセルの各列および行がアドレ
スされる。
前記の動作は、！ＩＩ　ｍ信号ＳＭが存在し、それによ
ってシステムクロック速度でメモリセルのシーケンスの
容量の倹素を設ける限Ｌ、継続される。
実際、システムクロック速度は、メモリ内のセルのシー
ケンスからデータをアクセスするのに必要な時間を減じ
るのに充分なほど、換言すれば、従来のメモリアドレス
方法および装置を用いて可能である以上に充分速い速度
でメモリからデータをアクセスするのに充分なほど高い
ものになり得る。
この発明の前記の、および別の目的、特徴および利点は
添付の図面についての以下の詳細な説明から明らかにな
るであろう。
発明の詳細な説明 第１図を参照すると、この発明に従って、包括的に１で
示されたメモリが設けられる。このメモリ１において、
Ｙまたは列デコーダ２、Ｘまたは行デコーダ３、第１の
列シフトレジスタ４、第２の列シフトレジスタ５、第１
の行シフトレジスタ６および第２の行シフトレジスタ７
、マルチプレクサ入力選択回路８、マルチプレクサ９、
フリップ−フロップ１０を含むトグル、データレジスタ
１１、複数個（７）ＯＲ’Ｆ”−ト１２．１３１よＣＦ
１４．１対のＡＮＤゲート１５．１６．１対のワンーシ
ジット１７および１８、包括的に１９で示されたメモリ
セルの第１の組、包括的に２０で示されたメモリセルの
第２の組、および複数個のパスゲート２１が設けられる
。
図示の実施例では、メモリセル１９および２０の第１の
および第２の組は、それぞれ均等に分割され、かつそれ
ぞれ偶数および奇数によって便宜上、示されている。こ
うして、組１９は偶数のセル、０．２．４．・・・３０
を含み、および組２０は奇数のセル、１．３．５．・・
・３１を含む。
デコーダ２においては、ＡＶとも示されている複数個〈
３個）のアドレスライン２５、および複数個（８１１）
の出力ライン２６ないし３３が設けられる。出力ライン
２６ないし２９のうらの４個は、シフトレジスタ４の対
応の入力、およびバスゲート２１の対応のものに結合さ
れる。残余の４個の出力ライン３０ないし３３は、シフ
トレジスタ５およびマルチプレクサ入力選択回路８内の
ＯＲゲート３４の対応の入力に結合される・ＯＲゲート
３４の出力は、選択回路８内でラッチ３５に結合される
。
デコーダ３においては、ＡＸとも示されている複数個（
２個）のアドレスライン４０、およびＸＯ，Ｘｌ、Ｘ２
およびｘ３とも示されていて、組１９および２０におけ
るメモリセルの４個の行に結合されている複数個（４個
）の出力ライン４１ないし４４が設けられる。行ＸＯ内
のメモリセルは、セルＯないし７を含む。行×１内のセ
ルは、セル８ないし１５を含む。行Ｘ２内のセルは、セ
ル１６ないし２３を含み、さらに行×３内のセルは、セ
ル２４ないし３１を含む。ライン４１ないし４４はまた
、そｈ−ｒれＸＯＬ、Ｘ１Ｌ、Ｘ２Ｌ、Ｘ３Ｌ、および
ＸＯＲ，Ｘ１Ｒ，Ｘ２Ｒ，Ｘ３Ｒｔ’示された行シフト
レジスタ６および７の対応の入力／出力に結合される。
シフトレジスタ４においては、ＹＯ，Ｙ２．Ｙ４および
ＹＯで示された第１の粗１９におけるセルの複数１１（
４個）の対応する列に結合されている複数個（４個）の
出力ライン５０ないし５３が設けられる。ライン５３は
また、ライン５４によってシフトレジスタ６のシフトパ
ルス入力に結合される。
シフトレジスタ５においては、Ｙｌ、Ｙ３．Ｙ５および
Ｙ７で示される第２の組２０におけるセルの複数個（４
個）の対応する列に結合されている複数個（４個）の出
力ライン５５ないし５８が設けられる。出力ライン５８
はまた、ライン５つによってシフトレジスタ７のシフト
パルス入力に結合される。
パスゲート２１においては、複数個（４個）の電界効果
トランジスタ６５ないし６８が設けられる。トランジス
タ６５ないし６８は、たとえばそのゲートに結合された
ライン６９上のＩＩＩＩＩ　Ｉｌｌ信号ＳＭに応答して
シフトレジスタ４および５の対応の入力を結合するため
に設けられる。制御信号ＳＭはまた、ライン７０により
マルチプレクサ入力選択回路８内のラッチ３５のり０ツ
ク入力に・１対のライン７１．７２によりシフトレジス
タ４および５の制御入力に、ライン７３によりデコーダ
３の制御入力に、１対のライン７４．７５によりシフト
レジスタ６および７の制御入力に、ライン７６によりＯ
Ｒゲート１４の制御入力に、およびライン７７によりレ
ジスタ１１の制御入力に結合される。
マルチプレクサ９においては、第１の入力し、第２の入
力Ｒ１およびライン８０によりレジスタ１１のデータ入
力に結合される出力が設けられる。
メモリセル１９の第１の組におけるセルのデータ出力ラ
インは、ＯＲゲート１２の入力に結合される。ＯＲゲー
ト１２の出力はライン８１によりマルチプレクサ９の第
１の入力りに、およびライン８２によりＯＲゲート１４
の入力に結合される。
セル２Ｑの第２の組におけるセルのデータ出力ラインは
、ＯＲゲート１３の入力に結合される。ＯＲゲート１３
の出力はライン８３によりマルチプレフナ９の第２の入
力Ｒに、およびライン８４によりＯＲゲート１４の入力
に結合される。
フリップ−フロップ回路１０の出力は、ライン８５によ
りマルチプレクサ９の＆１Ｉｔｌ！入力に、およびライ
ン８６によりＡＮＤゲート１５および１６の出力に結合
される。
システムクロックパルスの信号源は、ライン９０により
フリップ−フロップ回路１０のクロック入力に、ライン
９１によりレジスタ１１のクロック入力に、さらにライ
ン９２によりＡＮＤゲート１５および１６の別の入力に
結合される。
へＮＯゲート１５の出力は、ワン−ショット１７の入力
に結合される。ワン−ショット１７の出力は、複数個の
クロックパルスＣＫＬをそこに与えるため、ライン９５
によりシフトレジスタ４のクロック入力に結合される。
ＡＮＤゲート１６の入力は、ワン−ショット１８の入力
に結合される。
ワン−ショット１８の出力は、複数個のクロツクパルス
ＣＫＲをそこに与えるため、ライン９６によりシフトレ
ジスタ５のクロック入力に結合される。クロックパルス
ＣＫＬおよびＣＫＲは、システ１８クロックパルスＣＫ
の交互のものに対応する。
マルチプレクサ入力選択回路８内のラッチ回路３５の出
力は、ライン９７によりマルチプレクサ９の制御入力に
結合される。レジスタ１１の出力は、データ出力ライン
９８に結合される。ＯＲ回路１４の出力は、ライン９つ
によりデータ出力ライン９８に結合される。
動作において、メモリ１は、従来のモードまたはシーケ
ンシャルモードにおいて動作される。
従来のモードにおいては、個々のメモリセルＯないし３
１は、列および行デコーダ２および３の入力ΔＹおよび
△Ｘにそれぞれ与えられたアドレスによＬ、個別にアド
レスされる。図示の実施例では、信号ＳＭがハイの論理
レベルを有するとき、デコーダ３の出力が第１のおよび
第２の組、１９および２０におけるセルの行アドレスラ
インに直接に結合される間、デコーダ２の出力は、シフ
トレジスタ４および５の入力に結合される。このモード
においては信号ＳＭは、ハイの論理レベルを有すると、
シフトレジスタ４ないし５がデコーダ２の出力に並列に
ロードするのを可能にし、かつシフトレジスタ６および
７を不能化する。
シリ罪信号ＳＭがハイレベルでは、データレジスタ１１
は不能化され、かつＯＲゲート１４が能動化されて、組
１９または２０における選択されたメモリセルの容量が
ゲート１２または１３、およびゲート１４を通ってセル
からデータライン９８に転送され、これによってマルチ
プレクサ９およびデータレジスタ９１をバイパスするの
を可能にする。
シーケンシャルモードにおいては、メモリ１は、セルの
予め定められたシーケンスでの各セルがシステムクロッ
クＣＫの速度でアクセスされるような態様で動作される
。たとえば、第２図を参照し、かつ予め定められたシー
ケンスでの第１のセルがセル１９の第１の組におけるセ
ル１０であると仮定すれば、セル１０のアドレスは、デ
コーダ２および３の入力△ＹおよびＡＸｋ：与えられる
。デコーダ２および３の入力にセル１０のアドレスが与
えられた状態では、ライン２７および４２はハイになる
であろう。制御信号ＳＭがハイのときは、デコーダ２の
出力は、シフトレジスタ４の中に並列にロードされ、そ
の結果シフトレジスタ４の出力上のライン５１がハイに
なる。出力ライン５１および４２がハイのときは、セル
１０が選択される。
第２図を参照すると、前記のようなセル１ｏの選択の直
後、制御信号ＳＭはローに駆動される。
＆制御信号ＳＭがローになると、バスゲート２１は能動
化され、シフトレジスタ４への入力がシフトレジスタ５
の入りに転送されるのを可能にし、そのためシフトレジ
スタ５の出力ライン５６もハイになるであろう。ライン
５６とライン４２がハイのときは、メモリセル１１がま
た選択される。同時に、マルチプレクサ入力選択回路８
におけるＯＲゲート３４への入力はローになＬ、その結
果ラッチ回路３５の出力が、第１の入力りをそれの出力
８０に結合するようにマルチプレクサ９を設定するスイ
ッチング信号りを与えるようにローになる。このとき、
ゲート１４は不能化され、かつレジスタ１１は能動化さ
れる。
第２図において８Ｂで示されている第１のクロックパル
スＣＫに応答して、セル１０の官金がレジスタ１１から
データ出力ライン９８へと転送され、フリップ−フロッ
プ回路１０は、第２の入力Ｒを出力ライン８０に結合す
るようにマルチプレクサ９をスイッチするように活性化
され、かつクロックパルスＣＫＬがライン９５上に発生
され、その結果、第２図の１００および１０１で示され
るように、シフトレジスタ４０出力Ｙ２は〇−になＬ、
さらにシフトレジスタ４の出力Ｙ４はハイになる。
セル１１が制御信号ＳＭにより既に予め選択されている
とき、セル１１の容量はマルチプレクサ９の入力Ｒで利
用可能であＬ、かつマルチプレクサ９が、左入力りから
右入力Ｒへとシフトされると同時にライン８０に転送さ
れる。次のクロックパルス１０２の前縁では、セル１１
の容量はレジスタ１１からデータ出力ライン９８へと読
出され、フリップ−フロップ１０は右入力から左入力へ
とマルチプレクサ９をスイッチし、ざらにクロックパル
スＣＫＲは、列シフトレジスタ５をシフトするためにラ
イン９６上に与えられ、その結果、第２図の１０３およ
び１０４で示されるように出力Ｙ３は〇−になりかつＹ
５はハイになＬ、これによってセル１１を選択解除（ｄ
ｅｓｅｌｅｃｔ）　Ｌ／、かつセル１３を選択する。
前記の動作は、１行の各セルをアクセスするために繰返
される。第１の組の行のｉｔｍのセル、たとえばセル１
４は第２図の１０５で示されるように、シフトレジスタ
４の出力Ｙ６により選択解除され、ハイからローへとな
ると、第２図の１０６および１０７で示されるように、
シフトパルスはシフトレジスタ６の出力を行Ｘ１Ｌから
行Ｘ２Ｌヘシフトするためにライン５４上に発生される
。
同様に、組２０の行ＸＩＲにおけるセル１５が、１０７
でπされるように、出力ラインＹ７により選択解除され
ローになると、第２図の１０８および１０９で示される
ように、ライン５９上の遷移は、シフトレジスタ７が行
ＸＩＲから行Ｘ２Ｒヘシフトするのを可能にする。
前記の動作は制御信号ＳＭが不活性になる（この場合は
ローからハイになる）まで繰返され、シーケンシャルモ
ードの終結の信号を送Ｌ、かつメモリ１を従来のモード
に戻す。
この発明の実施例は前記に述べられる一方、この発明の
精神および範囲を逸脱することなしに様々な変更がそこ
になされてもよいことが企図されている。たとえば、組
１９または組２０におけるセルの容量を転送するための
、マルチプレクサ９の初期設定は、列デコーダ２に与え
られるアドレスが偶数であるか奇数であるかに依存する
ことに注目される。したがって、出力ライン３０ないし
３３上の信号レベルを検出する代わりにデコーダ２の入
力に与えられるアドレスの最下位ビートの信号レベルを
検出することによＬ、マルチプレクサ９を初期に設定す
ることが可能である。これがなされたら、回路８はなく
してもよい。ざらに、前記の発明は３２メモリセルを含
むが、この発明の特定の実施例はメモリセルの数より多
くても少なくてもよい。上記の理由で、この発明の範囲
は前記の実施例を参照して決定されるのではなく、添付
の特許請求の範囲を参照することで決定されることが意
味されている。
【図面の簡単な説明】
第１図は、この発明の実施例のブロック図である。 第２図は、第１図の実施例の動作を例示するタイミング
図である。 図において、１はメモリ、２は列デコーダ、３は行デコ
ーダ、４．５は列シフトレジスタ、６゜７は行シフトレ
ジスタ、８はマルチプレクサ入力選択回路、９はマルチ
プレクサ、１０はトグル、１１．９１はデータレジスタ
、１２．１３，１４゜３４はＯＲゲート、１５．１６Ｇ
、ｔＡＮＤゲート、１７．１８はワン−ショット、１９
．２０はメモリセル、２１はバスゲート、２５．４０は
アドレスライン、３５はラッチ、６５ないし６８はトラ
ンジスタである。 特許出願人　アドバンスト・マイクロ・ディバ丁続補正
書く方式） 昭和６１年９月タ日

Claims (9)

    【特許請求の範囲】
  1. （１）複数個のメモリセルと、 列デコーダと、 行デコーダと、 前記列および行デコーダの各々からの出力に応答して、
    前記メモリセルの第１のものをアドレスするための第１
    の手段と、 制御信号および複数個のクロックパルスに応答して、前
    記メモリセルの残余のものを予め定められたシーケンス
    でアドレスするための第２の手段とを含むメモリ。
  2. （２）前記複数個のクロックパルスが複数個の連続する
    クロックパルスを含み、前記第２の手段が対応する数の
    前記の連続するクロックパルスに応答して、前記メモリ
    セルの残余のものをアドレスするための手段を含む、特
    許請求の範囲第１項に記載のメモリ。
  3. （３）列および行デコーダからの出力に応答して、予め
    定められたシーケンスで複数個のメモリセルの第１のも
    のをアドレスするための手段と、制御信号に応答して、
    前記の予め定められたシーケンスで前記セルの第２のも
    のをアドレスするための手段と、 前記制御信号、および対応する数の連続するクロックパ
    ルスに応答して、前記シーケンスで残余の各セルをシー
    ケンシャルにアドレスするための手段と、 前記シーケンスで第３のおよび後続のセルをアドレスす
    るために用いられる前記制御信号および前記の連続する
    クロックパルスの各々に応答して、データ出力ラインに
    セルの容量をシーケンシャルに読出す手段とを含むメモ
    リ。
  4. （４）前記シーケンスでの前記セルの各々がアドレスを
    含み、かつ前記第１のセルをアドレスするための前記手
    段が、 列および行デコーダにより前記第１のセルのアドレスを
    デコードするための手段と、 前記メモリセルの第１のおよび第２の組に結合された出
    力を有する１対の列シフトレジスタおよび１対の行シフ
    トレジスタの中に、それぞれに前記列および行デコーダ
    の出力をロードするための手段とを含み、かつ前記シー
    ケンスで前記第２のセルをアドレスするための前記手段
    は、 前記制御信号に応答して、前記第１のおよび前記第２の
    列シフトレジスタの対応する入力を結合するための手段
    を含み、かつ残余の各セルをシーケンシャルにアドレス
    するための前記手段は、前記の連続するクロックパルス
    の交互のものにそれぞれ応答して、前記列シフトレジス
    タの各々を交互にシフトするための手段と、 前記列シフトレジスタの対応するものからの、予め定め
    られた出力にそれぞれ応答して、前記行シフトレジスタ
    の各々をシフトするための手段とを含み、かつ前記セル
    の容量を読出すための前記手段は、 前記クロックパルスの前記交互のものにそれぞれ応答し
    て、前記第１のおよび前記第２の組のメモリセルの出力
    を前記データ出力ラインに交互に結合するための手段を
    含む、特許請求の範囲第３項に記載のメモリ。
  5. （５）セルの第１のおよび第２の組に位置する複数個の
    メモリセルを有するメモリであって、セルの前記第１の
    組における第１のセルをアドレスするための手段と、 前記第１の組における前記第１のセルの容量をデータレ
    ジスタに読出すように、前記第１の組における前記セル
    の出力に結合された第１の入力、および前記第２の組に
    おける前記セルの出力に結合された第２の入力を有する
    マルチプレクサを設定するための手段と、 制御信号に応答して、前記第２の組における第１のセル
    をアドレスするための手段と、 前記制御信号および第１のクロックパルスに応答して、
    前記データレジスタからデータ出力ラインに、前記第１
    の組における前記第１のセルの容量を読出すための手段
    と、 前記後者のクロックパルスに応答して、前記第２の組に
    おける前記第１のセルの容量を前記データレジスタに読
    出すように前記マルチプレクサをスイッチするための手
    段と、 前記後者のクロックパルスに応答して、前記第１の組に
    おける、次の順のセルをアドレスするための手段と、 前記制御信号および次の順のクロックパルスに応答して
    、前記第２の組における前記第１のセルの容量を前記デ
    ータレジスタから前記データ出力ラインに読出すための
    手段と、 前記後者のクロックパルスに応答して、前記第１の組に
    おける、次の順のセルの容量を読出すように前記マルチ
    プレクサをスイッチするための手段と、 前記後者のクロックパルスに応答して、前記第２の組に
    おける、次の順のセルをアドレスするための手段と、 前記制御信号および次の順のクロックパルスに応答して
    、前記第１の組における前記後者のセルの容量を前記デ
    ータレジスタから前記データ出力に読出すための手段と
    、 前記後者のクロックパルスに応答して、前記第２の組に
    おける、次の順のセルの容量を前記データレジスタに読
    出すように前記マルチプレクサをスイッチするための手
    段と、 前記後者のクロックパルスに応答して、前記第１の組に
    おける、次の順のセルをアドレスするための手段と、 前記制御信号および次の順のクロックパルスに応答して
    、前記第２の組における前記後者のセルの容量を前記デ
    ータレジスタから前記データ出力に読出すための手段と
    を含むメモリ。
  6. （６）メモリセルの第１のおよび第２の組と、複数個の
    出力ラインを有する列デコーダと、複数個の出力ライン
    を有する行デコーダと、複数個の入力および出力ライン
    を有する第１の列シフトレジスタと、 複数個の入力および出力ラインを有する第２の列シフト
    レジスタと、 複数個の入力および出力ラインを有する第１の行シフト
    レジスタと、 複数個の入力および出力ラインを有する第２の行シフト
    レジスタと、 第１の入力Ｌおよび第２の入力Ｒを有するマルチプレク
    サと、 前記行デコーダの各出力ラインを、メモリセルの前記第
    １のおよび前記第２の組における対応する行に結合し、
    前記行をアドレスするための手段と、 前記列デコーダの出力ラインの第１の組を前記第１の列
    シフトレジスタの対応する入力に結合し、前記信号が予
    め定められた第１のレベルを有するとき、制御信号に応
    答して、前記後者のシフトレジスタにロードするための
    手段と、 前記列デコーダの出力ラインの第２の組を、前記第２の
    列シフトレジスタの対応する入力に結合し、前記信号が
    前記の予め定められた第１のレベルを有するとき、前記
    制御信号に応答して、前記後者のシフトレジスタにロー
    ドするための手段と、前記第１の列シフトレジスタの各
    出力ラインをメモリセルの前記第１の組における対応す
    る列に結合し、前記後者の列をアドレスするための手段
    と、 前記第２の列シフトレジスタの各出力ラインをメモリセ
    ルの前記第２の組における対応する列に結合し、前記後
    者の列をアドレスするための手段と、 前記第１の行シフトレジスタの各出力ラインをメモリセ
    ルの前記第１の組における対応する行に結合し、前記後
    者の行をアドレスするための手段と、 前記第２の行シフトレジスタの各出力ラインを前記メモ
    リセルの前記メモリセルの前記第２の組における対応す
    る行に結合し、前記後者の行をアドレスするための手段
    と、 前記第１の組における前記各メモリセルの出力を前記マ
    ルチプレクサの前記第１の入力Ｌに結合するための手段
    と、 前記第２の組における前記各メモリセルの出力を前記マ
    ルチプレクサの前記第２の入力Ｒに結合するための手段
    と、 前記制御信号に応答して、かつ前記制御信号が前記第１
    の予め定められたレベルを有するとき、前記第１のおよ
    び前記第２の組における前記各メモリの出力をデータ出
    力ラインに結合するための手段と、 制御信号に応答して、前記制御信号が第２の予め定めら
    れたレベルを有するとき、前記第１のおよび前記第２の
    列シフトレジスタの対応する入力を結合するための手段
    と、 前記列デコーダの出力の前記第２の組と、制御信号に応
    答して、スイッチング信号Ｌ／Ｒを与える前記マルチプ
    レクサとに結合され、かつ前記制御信号および第１のク
    ロックＣＫに応答して、前記後者の出力のいずれかがハ
    イになり、前記制御信号が前記第１の予め定められたレ
    ベルを有するとき、前記マルチプレクサの前記第１およ
    び前記第２の入力Ｌ、Ｒを前記データ出力ラインに選択
    的にスイッチングするための第１の手段と、前記マルチ
    プレクサに結合され、前記制御信号および前記第１のク
    ロックＣＫに応答して、前記制御信号が前記第２の予め
    定められたレベルを有するとき、前記マルチプレクサの
    前記第１のおよび前記第２の入力Ｌ、Ｒを前記データ出
    力ラインに選択的に結合するための第２の手段と、 前記第１のクロックＣＫに応答して、前記第１の列シフ
    トレジスタに第２のクロックＣＫＬを与え、前記マルチ
    プレクサの前記第１の入力Ｌが前記データ出力ラインに
    結合され、かつ前記制御信号が前記第２の予め定められ
    たレベルを有するとき、メモリセルの前記第１の組にお
    ける第１の列から第２の列へ、前記第１の列シフトレジ
    スタをシフトするための手段と、 前記第１のクロックＣＫに応答して、前記第２の列シフ
    トレジスタに第３のクロックＣＫＲを与え、前記マルチ
    プレクサの前記第２の入力Ｒが前記データ出力ラインに
    結合され、かつ前記制御信号が前記第２の予め定められ
    たレベルを有するとき、メモリセルの前記第２の組にお
    ける第１の列から第２の列へ、前記第２の列シフトレジ
    スタをシフトするための手段と、 前記第１の列シフトレジスタの出力を前記第１の行シフ
    トレジスタに結合し、かつ前記制御信号が前記第２の予
    め定められたレベルを有し、かつ前記後者の出力が第１
    （ハイ）のレベルから第２（ロー）のレベルに切換わる
    とき、メモリセルの前記第１の組における第１の行から
    第２の行へ、前記第１の行シフトレジスタをシフトする
    ための手段と、 前記第２の列シフトレジスタの出力を前記第２の行シフ
    トレジスタに結合し、かつ前記制御信号が前記第２の予
    め定められたレベルを有し、さらに前記後者の出力が前
    記第１のレベルから前記第２のレベルに切換わるとき、
    メモリセルの前記第２の組における第１の行から第２の
    行へ、前記第２の行シフトレジスタをシフトするための
    手段とを含むメモリ。
  7. （７）予め定められたシーケンスで複数個のメモリセル
    の容量を読出す方法であって、 列および行デコーダからの出力に応答して、前記の予め
    定められたシーケンスで前記セルの第１のものをアドレ
    スする段階と、 制御信号に応答して、前記の予め定められたシーケンス
    で前記セルの第２のものをアドレスする段階と、 前記制御信号および連続するクロックパルスの対応する
    数に応答して、前記シーケンスで各残余のセルをシーケ
    ンシャルにアドレスする段階と、前記シーケンスで第３
    のおよび後続のセルをアドレスするために用いられる前
    記制御信号および前記連続クロックパルスに応答して、
    前記シーケンスでセルの容量をデータ出力ラインにシー
    ケンシャルに読出す段階とを含む方法。
  8. （８）前記シーケンスでの前記セルの各々がアドレスを
    含み、前記第１のセルをアドレスする前記段階は、 列および行デコーダにより前記第１のセルのアドレスを
    デコードする段階と、 前記メモリセルの第１のおよび第２の組にそれぞれ結合
    された出力を有する１対の列シフトレジスタおよび１対
    の行シフトレジスタに、前記列および行デコーダの出力
    をロードする段階とを含み前記シーケンスで前記第２の
    セルをアドレスする段階は、 前記制御信号に応答して、前記第１のおよび前記第２の
    列シフトレジスタの対応する入力を結合する段階を含み
    、各残余のセルをシーケンシャルにアドレスする前記段
    階は、 前記連続クロックパルスの交互のものにそれぞれ応答し
    て、前記列シフトレジスタを各々、交互にシフトする段
    階と、 前記列シフトレジスタの対応するものからの予め定めら
    れた出力にそれぞれ応答して、前記行シフトレジスタの
    各々をシフトする段階とを含み、さらに前記セルの容量
    を読出す前記段階は、前記クロックパルスの前記交互の
    ものにそれぞれ応答して、メモリセルの前記第１および
    前記第２の組の出力を前記データ出力ラインに交互に結
    合する段階を含む、特許請求の範囲第７項に記載の方法
    。
  9. （９）予め定められたシーケンスで、前記セルの第１の
    および第２の組に位置された複数個のメモリセルの容量
    を読出す方法であって、 （ａ）セルの前記第１の組における第１のセルをアドレ
    スする段階と、 （ｂ）前記第１の組における前記第１のセルの容量をデ
    ータレジスタに読出すために、前記第１の組における前
    記セルの出力に結合された第１の入力、および前記第２
    の組における前記セルの出力に結合された第２の入力を
    有するマルチプレクサを設定する段階と、 （ｃ）制御信号に応答して、前記第２の組における第１
    のセルをアドレスする段階と、 （ｄ）前記制御信号および第１のクロックパルスに応答
    して、前記第１の組における前記第１のセルの容量を前
    記データレジスタからデータ出力ラインに読出す段階と
    、 （ｅ）前記後者のクロックパルスに応答して、前記第２
    の組における前記第１のセルの容量を前記データレジス
    タに読出すように前記マルチプレクサをスイッチングす
    る段階と、 （ｆ）前記後者のクロックパルスに応答して一前記第１
    の組における、次の順のセルをアドレスする段階と、 （ｇ）前記制御信号および次の順のクロックパルスに応
    答して、前記第２の組における前記第１のセルの容量を
    前記データレジスタから前記データ出力ラインに読出す
    段階と、 （ｈ）前記後者のクロックパルスに応答して一前記第１
    の組における、次の順のセルの容量を前記データレジス
    タに読出す段階と、 （ｉ）前記後者のクロックパルスに応答して、前記第２
    の組における、次の順のセルをアドレスする段階と、 （ｊ）前記制御信号および次の順のクロックパルスに応
    答して、前記第１の組における前記後者のセルの容量を
    、前記データレジスタから前記データ出力ラインに読出
    す段階と、 （ｋ）前記後者のクロックパルスに応答して、前記第２
    の組における、次の順のセルの容量を、前記データレジ
    スタに読出すように前記マルチプレクサをスイッチング
    する段階と、 （ｌ）前記後者のクロックパルスに応答して、前記第１
    の組における、次の順のセルをアドレスする段階と、 （ｍ）前記制御信号および次の順のクロックパルスに応
    答して、前記第２の組における前記後者のセルの容量を
    前記データレジスタから前記データ出力ラインに読出す
    段階と、 （ｎ）前記制御信号が能動的である限り、 （ｈ）ないし（ｍ）の段階を繰返す段階とを含む方法。
JP61179774A 1985-07-30 1986-07-29 メモリおよびその読出方法 Pending JPS6236793A (ja)

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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4829471A (en) * 1986-02-07 1989-05-09 Advanced Micro Devices, Inc. Data load sequencer for multiple data line serializer
US5237532A (en) * 1986-06-30 1993-08-17 Kabushiki Kaisha Toshiba Serially-accessed type memory device for providing an interleaved data read operation
JPS639096A (ja) * 1986-06-30 1988-01-14 Toshiba Corp 半導体メモリ
US4811103A (en) * 1987-03-30 1989-03-07 Rca Licensing Corporation Interlace inversion corrector for a picture-in-picture video signal generator
JPS63282997A (ja) * 1987-05-15 1988-11-18 Mitsubishi Electric Corp ブロツクアクセスメモリ
NL8701392A (nl) * 1987-06-16 1989-01-16 Philips Nv In verschillende modes schakelbare geheugeninrichting.
JPH01120660A (ja) * 1987-11-04 1989-05-12 Nec Corp マイクロコンピュータ装置
US6112287A (en) * 1993-03-01 2000-08-29 Busless Computers Sarl Shared memory multiprocessor system using a set of serial links as processors-memory switch
US5016216A (en) * 1988-10-17 1991-05-14 Waferscale Integration, Inc. Decoder for a floating gate memory
US4985872A (en) * 1989-06-23 1991-01-15 Vlsi Technology, Inc. Sequencing column select circuit for a random access memory
DE69021666D1 (de) * 1989-08-02 1995-09-21 Fujitsu Ltd Abtastwandlerregelkreis mit Speichern und Adressengenerator zur Erzeugung eines den Speichern zugeführten Zickzackadressensignals.
US4984214A (en) * 1989-12-05 1991-01-08 International Business Machines Corporation Multiplexed serial register architecture for VRAM
US6324120B2 (en) 1990-04-18 2001-11-27 Rambus Inc. Memory device having a variable data output length
US5995443A (en) * 1990-04-18 1999-11-30 Rambus Inc. Synchronous memory device
US6751696B2 (en) * 1990-04-18 2004-06-15 Rambus Inc. Memory device having a programmable register
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
JP2900523B2 (ja) * 1990-05-31 1999-06-02 日本電気株式会社 不揮発性半導体メモリ装置の書込回路
US5280594A (en) * 1990-07-25 1994-01-18 Advanced Micro Devices, Inc. Architecture for high speed contiguous sequential access memories
US5285421A (en) * 1990-07-25 1994-02-08 Advanced Micro Devices Scheme for eliminating page boundary limitation on initial access of a serial contiguous access memory
JP2740063B2 (ja) * 1990-10-15 1998-04-15 株式会社東芝 半導体記憶装置
US6249481B1 (en) 1991-10-15 2001-06-19 Kabushiki Kaisha Toshiba Semiconductor memory device
US5247644A (en) * 1991-02-06 1993-09-21 Advanced Micro Devices, Inc. Processing system with improved sequential memory accessing
JP3992757B2 (ja) * 1991-04-23 2007-10-17 テキサス インスツルメンツ インコーポレイテツド マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム
US5559990A (en) * 1992-02-14 1996-09-24 Advanced Micro Devices, Inc. Memories with burst mode access
US6310821B1 (en) * 1998-07-10 2001-10-30 Kabushiki Kaisha Toshiba Clock-synchronous semiconductor memory device and access method thereof
EP0561370B1 (en) * 1992-03-19 1999-06-02 Kabushiki Kaisha Toshiba A clock-synchronous semiconductor memory device and access method thereof
JPH05324463A (ja) * 1992-05-18 1993-12-07 Mitsubishi Electric Corp メモリ装置及びそれを使用したデータ処理装置
US6115321A (en) * 1997-06-17 2000-09-05 Texas Instruments Incorporated Synchronous dynamic random access memory with four-bit data prefetch
US6240047B1 (en) 1998-07-06 2001-05-29 Texas Instruments Incorporated Synchronous dynamic random access memory with four-bit data prefetch

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7309642A (nl) * 1973-07-11 1975-01-14 Philips Nv Geintegreerd geheugen.
US4321695A (en) * 1979-11-23 1982-03-23 Texas Instruments Incorporated High speed serial access semiconductor memory with fault tolerant feature
US4281401A (en) * 1979-11-23 1981-07-28 Texas Instruments Incorporated Semiconductor read/write memory array having high speed serial shift register access
JPS5694589A (en) * 1979-12-27 1981-07-31 Nec Corp Memory device
JPS58150184A (ja) * 1982-03-02 1983-09-06 Mitsubishi Electric Corp 記憶装置

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EP0211565A2 (en) 1987-02-25

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