JPS62298841A - フア−ムウエア・デバツグ方式 - Google Patents
フア−ムウエア・デバツグ方式Info
- Publication number
- JPS62298841A JPS62298841A JP61142369A JP14236986A JPS62298841A JP S62298841 A JPS62298841 A JP S62298841A JP 61142369 A JP61142369 A JP 61142369A JP 14236986 A JP14236986 A JP 14236986A JP S62298841 A JPS62298841 A JP S62298841A
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- JP
- Japan
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- control processor
- sub
- processor
- main control
- subcontrol
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
〔概要〕
主制御プロセッサと副制御プロセッサとが連繋されてな
るデータ処理装置において、副制御プロセッサ用のファ
ームウェア格納メモリを、上記主制御プロセッサが、い
わば直接的に、アクセスできるよう構成し9診断に当た
って、主制御プロセッサが診断プログラムを上記ファー
ムウェア格納メモリ上に書込んで、当該診断プログラム
を上記副制御プロセッサに実行させ、その結果を副制御
プロセッサ制御部を経由して受取るようにしたファーム
ウェア・デバッグ方式が開示されている。
るデータ処理装置において、副制御プロセッサ用のファ
ームウェア格納メモリを、上記主制御プロセッサが、い
わば直接的に、アクセスできるよう構成し9診断に当た
って、主制御プロセッサが診断プログラムを上記ファー
ムウェア格納メモリ上に書込んで、当該診断プログラム
を上記副制御プロセッサに実行させ、その結果を副制御
プロセッサ制御部を経由して受取るようにしたファーム
ウェア・デバッグ方式が開示されている。
本発明は、ファームウェア・デバッグ方式、特に、主制
御プロセッサと副制御プロセッサとが連繋されるデータ
処理装置において9診断用ツールを別に用いることなく
、主制御プロセッサが副制御プロセッサにおけるファー
ムウェアをデバッグするようにしたファームウェア・デ
バッグ方式に関する。
御プロセッサと副制御プロセッサとが連繋されるデータ
処理装置において9診断用ツールを別に用いることなく
、主制御プロセッサが副制御プロセッサにおけるファー
ムウェアをデバッグするようにしたファームウェア・デ
バッグ方式に関する。
データ処理装置においては、数多くの種々の処理を実行
するために、主制御プロセッサの外に副制御プロセッサ
をもうけて、処理を分散させることが行われている。こ
の場合に、 j!IJ制御プロセッサを動作させるファ
ームウェアを必要とするが。
するために、主制御プロセッサの外に副制御プロセッサ
をもうけて、処理を分散させることが行われている。こ
の場合に、 j!IJ制御プロセッサを動作させるファ
ームウェアを必要とするが。
当該ファームウェアの開発やデバッグに当たっては、従
来、エミュレータなどの特定ハードウェアをもつデバッ
グ・ツールを用いていた。
来、エミュレータなどの特定ハードウェアをもつデバッ
グ・ツールを用いていた。
従来上述の如きデバッグ・ツールを用いていたが、 (
i)デバッグ・ツールが高価であること。
i)デバッグ・ツールが高価であること。
(ii )当該デバッグ・ツールを接続することが煩雑
なこと、 (iii)現地でのデバッグなどに当たっ
てはきわめて不便なこと、 (iv)デバッグ・ツー
ルの操作が必要なこと、などの問題がある。
なこと、 (iii)現地でのデバッグなどに当たっ
てはきわめて不便なこと、 (iv)デバッグ・ツー
ルの操作が必要なこと、などの問題がある。
本発明は、上記の点を解決しており、主制御プロセッサ
が副制御プロセッサを診断できるようにしている。
が副制御プロセッサを診断できるようにしている。
第1図は本発明の原理構成図を示す。図中の符号1は主
制御プロセッサ、2は副制御プロセッサ。
制御プロセッサ、2は副制御プロセッサ。
3はファームウェア格納メモリであって副制御プロセッ
サが当該メモリの内容にもとづいて処理を実行するもの
、4は副制御プロセンサ制御部、5はバスを表している
。
サが当該メモリの内容にもとづいて処理を実行するもの
、4は副制御プロセンサ制御部、5はバスを表している
。
副制御プロセッサ制御部4は、主制御プロセッサlと副
制御プロセンサ2との間の情報送受を仲介しているもの
であり、従来から存在しているものと考えてよい。しか
し2本発明においては、主制御プロセッサ1からのコマ
ンドを受取って、副制御プロセッサ2に対して、リセッ
ト(RESET)、スタート(START)、ステップ
(STEP)、プログラム・カウンタ・ライト (PC
WT)、プログラム・カウンタ・リード(PCRD)な
どの指示を行い、また副制御プロセッサ2におけるステ
ータスを受取って主制御プロセッサ1に転送する機能を
もつ。
制御プロセンサ2との間の情報送受を仲介しているもの
であり、従来から存在しているものと考えてよい。しか
し2本発明においては、主制御プロセッサ1からのコマ
ンドを受取って、副制御プロセッサ2に対して、リセッ
ト(RESET)、スタート(START)、ステップ
(STEP)、プログラム・カウンタ・ライト (PC
WT)、プログラム・カウンタ・リード(PCRD)な
どの指示を行い、また副制御プロセッサ2におけるステ
ータスを受取って主制御プロセッサ1に転送する機能を
もつ。
また本発明においては、ファームウェア格納メモリ3に
対して、主制御プロセッサlが、副制御プロセッサ2を
介在することなく、いわば直接的に、書込みなどのアク
セスを行うことが可能に構成されている。
対して、主制御プロセッサlが、副制御プロセッサ2を
介在することなく、いわば直接的に、書込みなどのアク
セスを行うことが可能に構成されている。
通常の処理の場合には、主制御プロセッサ1は。
副制御プロセッサ制御部4内のコマンド・レジスタにコ
マンドを書込んで、副制御プロセッサ2に通知し、副制
御プロセッサ2が、ファームウェア格納メモリ3の内容
を読取って処理を実行する。
マンドを書込んで、副制御プロセッサ2に通知し、副制
御プロセッサ2が、ファームウェア格納メモリ3の内容
を読取って処理を実行する。
また副制御プロセッサ2は、副制御プロセッサ制御部4
内のステータス・レジスタにステータスを書込んで、主
制御プロセッサlに通知する。
内のステータス・レジスタにステータスを書込んで、主
制御プロセッサlに通知する。
上記ファームウェアのデバッグなどに当たっては、主制
御プロセッサ1は、ファームウェア格納メモリ3に対し
て9診断プログラムを書込んでおき、モード指定を行っ
て、副制御プロセッサ制御部4内のコマンド・レジスタ
に診断コマンドをセットするようにする。
御プロセッサ1は、ファームウェア格納メモリ3に対し
て9診断プログラムを書込んでおき、モード指定を行っ
て、副制御プロセッサ制御部4内のコマンド・レジスタ
に診断コマンドをセットするようにする。
このようにすることによって、副制御プロセッサ制御部
4は、上記診断コマンドの種類に対応して、上記リセッ
トやプログラム・カウンタ・ライトなどを、副制御プロ
セッサ2に指示した上で。
4は、上記診断コマンドの種類に対応して、上記リセッ
トやプログラム・カウンタ・ライトなどを、副制御プロ
セッサ2に指示した上で。
副制御プロセッサ2を例えばステップ(STEP)によ
って動作させるようにする。当該ステップ指示によって
、副制御プロセッサ2は、ファームウェア格納メモリ3
上の診断プログラムにしたがって、1ステップ分動作し
て停止する。このときの副制御プロセッサ2の状態は、
ステータスとして副制御プロセッサ2内のステータス・
レジスタにセントされ、主制御プロセッサ1に通知され
る。勿論、副制御プロセッサ2を所定期間連続して動作
させるようにスタート指示を行うこともできる。
って動作させるようにする。当該ステップ指示によって
、副制御プロセッサ2は、ファームウェア格納メモリ3
上の診断プログラムにしたがって、1ステップ分動作し
て停止する。このときの副制御プロセッサ2の状態は、
ステータスとして副制御プロセッサ2内のステータス・
レジスタにセントされ、主制御プロセッサ1に通知され
る。勿論、副制御プロセッサ2を所定期間連続して動作
させるようにスタート指示を行うこともできる。
第2図は本発明の実施例構成を示している。図中の符号
1ないし5は第1図に対応しており、符号6はコマンド
・レジスタ、7はステータス・レジスタ、8は動作モー
ド選択回路、9はリセット信号送出回路、10はプログ
ラム・カウンタ悄41 制御回路、11は起動制御回路
、 12は動作終了通知回路、13はクロック生成部を
表している。
1ないし5は第1図に対応しており、符号6はコマンド
・レジスタ、7はステータス・レジスタ、8は動作モー
ド選択回路、9はリセット信号送出回路、10はプログ
ラム・カウンタ悄41 制御回路、11は起動制御回路
、 12は動作終了通知回路、13はクロック生成部を
表している。
診断モード時における動作は、コマンド・レジスタ6に
セットされた内容にもとづいて、動作モード選択回路8
が、リセット信号送出回路9またはプログラム・カウン
タ情報制御回路1oまたは起動制御回路11を制御する
ことによって行われる。
セットされた内容にもとづいて、動作モード選択回路8
が、リセット信号送出回路9またはプログラム・カウン
タ情報制御回路1oまたは起動制御回路11を制御する
ことによって行われる。
副制御プロセッサ2における動作の終了は、動作終了通
知回路12に通知される。そして主制御プロセッサ1へ
の割込みによって、ステータス・レジスタ7の内容を主
制御プロセッサ1に読取らせるようにする。
知回路12に通知される。そして主制御プロセッサ1へ
の割込みによって、ステータス・レジスタ7の内容を主
制御プロセッサ1に読取らせるようにする。
クロック生成部13は、副制御プロセッサ2および副制
御プロセッサ制御部4における動作用クロックを生成し
て、夫々に供給する。
御プロセッサ制御部4における動作用クロックを生成し
て、夫々に供給する。
以上説明した如く1本発明によれば、特定のデバッグ・
ツールを必要とせず、主制御プロセッサを用いてソフト
ウェアでデバッグが可能となるために、障害発生などに
おいても、現地で対処できる。
ツールを必要とせず、主制御プロセッサを用いてソフト
ウェアでデバッグが可能となるために、障害発生などに
おいても、現地で対処できる。
第1図は本発明の原理構成図、第2図は本発明の実施例
構成を示す。 図中、1は主制御プロセッサ、2は副制御プロセッサ、
3はファームウェア格納メモリ、4は副制御プロセッサ
制御部、6はコマンド・レジスタ。 7はステータス・レジスタを表す。
構成を示す。 図中、1は主制御プロセッサ、2は副制御プロセッサ、
3はファームウェア格納メモリ、4は副制御プロセッサ
制御部、6はコマンド・レジスタ。 7はステータス・レジスタを表す。
Claims (1)
- 【特許請求の範囲】 主制御プロセッサ(1)と、該主制御プロセッサ(1)
に対して副制御プロセッサ制御部(4)を介して連繋さ
れる副制御プロセッサ(2)と、該副制御プロセッサ(
2)が実行するプログラムが格納されるファームウェア
格納メモリ(3)とを有するデータ処理装置において、 上記ファームウェア格納メモリ(3)を、上記主制御プ
ロセッサ(1)が、上記副制御プロセッサ(2)を介在
することなくアクセス可能に構成すると共に、 上記主制御プロセッサ(1)が、上記副制御プロセッサ
制御部(4)に対して、上記副制御プロセッサ(2)に
対する診断処理コマンドをセットし、かつ上記副制御プ
ロセッサ(2)におけるステータスを上記副制御プロセ
ッサ制御部(4)を介してリードするよう構成してなり
、 上記主制御プロセッサ(1)が、上記ファームウェア格
納メモリ(3)上に診断プログラムを書込んだ上で、上
記副制御プロセッサ制御部(4)に対して診断処理コマ
ンドを送出し、 上記副制御プロセッサ(2)は、上記副制御プロセッサ
制御部(4)からの指示にもとづいて、上記ファームウ
ェア格納メモリ(3)の内容にもとづいて処理を実行し
、その結果が上記副制御プロセッサ制御部(4)を経由
して上記主制御プロセッサ(1)に通知されるようにし
た ことを特徴とするファームウェア・デバッグ方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61142369A JPS62298841A (ja) | 1986-06-18 | 1986-06-18 | フア−ムウエア・デバツグ方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61142369A JPS62298841A (ja) | 1986-06-18 | 1986-06-18 | フア−ムウエア・デバツグ方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62298841A true JPS62298841A (ja) | 1987-12-25 |
Family
ID=15313780
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61142369A Pending JPS62298841A (ja) | 1986-06-18 | 1986-06-18 | フア−ムウエア・デバツグ方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62298841A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01173247A (ja) * | 1987-12-28 | 1989-07-07 | Hitachi Ltd | スレーブ制御装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61105647A (ja) * | 1984-10-29 | 1986-05-23 | Hitachi Ltd | マイクロプログラムデバツグ方式 |
-
1986
- 1986-06-18 JP JP61142369A patent/JPS62298841A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61105647A (ja) * | 1984-10-29 | 1986-05-23 | Hitachi Ltd | マイクロプログラムデバツグ方式 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01173247A (ja) * | 1987-12-28 | 1989-07-07 | Hitachi Ltd | スレーブ制御装置 |
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