JPS62119663A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ プロセッサが主記憶装置からデータを読み出ず命令を実
行した際には、通常該主記憶装置からデータが読み出さ
れるまでの間（リードサイクル）に、主記憶装置とは関
係なくプロセッサ独自で実行できる他の命令を先行して
行なっている。

従って、読み出されたデータが該プロセッサのレジスタ
等にセットされるのは、いくつかの命令実行の後になる
。このようなプロセッサをステップモードで使う場合に
は、主記憶装置から読み出されたデータがプロセッサに
セットされるタイミングと他の命令実行のタイミングと
が実際の場合と異なってしまう。そのため、従来、主記
憶装置から読み出したデータを一旦、あるレジスタに保
持しておいて、然るべきタイミングが来たとき、これを
所定のレジスタに格納するという制御が行なわれていた
が、この方法では、該当する後続の命令実行サイクル区
間と情報転送用バス上に読み出されたデータが存在する
時間帯との関係が実際の場合と異なるという問題点があ
った。本発明は主記憶装置と複数のプロセッサとが情報
転送用バスを共有する系において、プロセッサをステッ
プモードで動作せしめ主記憶装置からデータを読みＩｌ
ｌず命令を実行するときに、情報転送用バス上のデータ
について実際の走行の場合どの相違の少ない状態の得ら
れるプロセッサの構成と制御について開示している。

［産業上の利用分野］ 本発明は情報処理装置の制御に関するもので、特に主記
憶装置と複数のプロセッサとが情報転送用のバスを共有
するごとく構成されている系の、ステップモードにおけ
るプロセッサの“主記憶装置よりデータを読み出す命令
′”の実行に際する制御に係る。

［従来の技術］ 情報処理装置における命令の実行は非常な高速度で連続
的に行なわれるものであって、通常、プログラムの途中
での処理内容やハードウェアの状態を見ることはできな
い。一方、プログラムのデバッグや、ハードウェアの障
害の探索などに際しては、プロセッサの命令実行に係る
各部（内部のレジスタや記憶装置の内容など）の状態を
実行する命令の変遷ごとに詳細に観察する必要をしばし
ば生ずる。

そのため、一般に情報処理装置では、通常の走行モード
の他にステップ動作を行なうモード（ステップモード）
を設定することができるようになっている。ステップモ
ードのとき、保守パネル等に設けられたボタンを押下す
ると、その都度−命令のみが実行され該命令に係る処理
が終了すると停止（ストップ状態）する。

一方、通常の走行モードにおいて、プロセッサで扱う命
令の内、主記憶装置からデータを読み出す命令（以下Ｓ
Ｓリード命令ともいう）の場合には、該命令を実行する
プロセッサは、該当するデータが主記憶装置から読み出
されている間の比較的長い時間を無為に過ごして損失時
間を生ずることのないよう、この間に他の命令を先行的
に実行している。

第２図は命令実行とリードサイクルの関係の例を示すタ
イムヂャーＩ・であって、１．〜１．はそれぞれ命令の
実行サイクルを示しており、２はリードサイクルを示し
ている。

第２図に示すようにＳＳリード命令１１が実行されたと
き、リードチー夕がプロセッサのレジスタにセットされ
るのは、リードサイクル２の終了時点であって、図中の
参照符Ａで示すタイミングになる。

これを、ステップモードで動作させる場合を考えると、
そのタイムチャートは第３図のようになる。すなわち、
　ＳＳリード命令３１が実行されると、そのリードサイ
クル４で主記憶装置からデータが読み出され、参照符Ｂ
で示す時点でプロセッサのレジスタに格納される。先に
説明したように通常の走行モードの場合には、リードサ
イクルは５で示すようになり、参照符Ａ′で示される命
令Ｂの終了時点に主記憶装置から読み出されたデータが
プロセッサのレジス夕に格納されるはずであるから、ス
テップモードの場合にデータの動きが実際の状況と異な
ることになる。

そのため、従来は専用の回路を設けて、ステップモード
のとき、ＳＳリード命令によって主記憶装置から読み出
されたデータを、プロセッサ内で一旦他のレジスタに保
持し、然るべきタイミングのとき、本来このデータを格
納すべきレジスタに格納するという方法を採っていた。

［発明が解決しようとする問題点］ 第４図は、上述した従来のステップモードにおけるＳＳ
リード命令の制御用の回路を示す図で、６は主記憶装置
、７１〜７３はプロセッサ、８は情報転送用バス（以下
データバスともいう〉、９はレジスタ（ＲＥＧＩ）、１
０はレジスタ　（ＲＥＧ２）、１１は選択回路を表して
いる。

第４図において、通常は、プロセッサ７、によるＳＳリ
ード命令の実行に際して、主記憶装置６から読み出され
てデータバス８に乗せられたデータが、レジスタ９に格
納されると共に選択回路１１を経てレジスタ１０に格納
される。

一方、ステップモードのときは、データバス８上のデー
タがレジスタ９に格納され、レジスタ１０には格納され
ない。そして然るべきタイミングのとき選択回路１１を
通じてレジスタ９の内容がレジスタ１０に格納される。

このような従来の回路においては、ＳＳリード命令のス
テップモードにおける実行に際し、プロセッサの該当す
るレジスタに主記憶装置から読み出されたデータが格納
されるタイミング関係は、実際の走行の場合と等しくな
るが、データバス」二にデータの存在する状況は、実際
の場合と大きく異なることになる。すなわち、通常の走
行状態でのデータバス」二のデータは、主記憶装置から
データが読み出されてから第３図に示すへ′点まで存在
するのに対し、ステップモードのときはＢ点までしか存
在しない。

ステップ動作は、本来、プログラムのデバッグや障害の
探索等に利用されるものであるから、各部の相対的な関
係が実際の走行に際する条件と異なるのは非常に都合が
悪い。

また、第４図に示すプロセッサ７コが主プロセツサであ
り、７１．７２が従プロセツサである構成の場合には主
プロセツサ内にデバッグ専用の機能を持たなければなら
ないという面からのハードウェア的な制約を受けるとい
う問題点があった。

本発明は、このような従来の問題点に鑑み、データバス
上のデータの状態が実際の走行状態と同様であって、主
プロセツサにステップモード専用の多量のハードウェア
を設ける必要のない制御方式の情報処理装置を提供する
ことを目的としている。

［問題点を解決するための手段］ 本発明によれば上記目的は、前記特許請求の範囲に記載
のとおり、主記憶装置と複数のプロセッサとが情報転送
用バスを共有するごとく構成された系において、プロセ
ッサがステップモ゛　−ヤ −ドで主記憶装置の内容を読み出す命令を実行するとき
、主記憶装置から読み出した情報を該主記憶装置の内容
を読み出す命令を実行するプロセッサ以外のいずれかの
プロセッサが自己のレジスタに格納し、該プロセッサが
該レジスタの内容を情報転送用バスが他の目的で使用さ
れる時間を除いて該情報転送用バスに送出し続けること
を特徴とする情報処理装置により達成される。

［実施例］ 第１図は本発明の１実施例のブロック図であって、６．
８は第４図と同様であり、９はインターフェースプロセ
ッサ、１０は従プロセツサ、１１は主プロセツサ、１２
．１３はレジスタで１２がＲＥＧ　１．１３がＲＥＧ２
．１４は選択回路、１５〜１７はゲートを表している。

第１図において、通常の走行モードで主プロセツサ１１
によってＳＳリード命令が実行されたとき、主記憶装置
６から読み出され、データバス８に乗せられたデータは
ゲート１７を経てレジスタ１３にセットされる。そして
、この間に他の命令が先行的に実行されている。

その時間的関係は、前記第２図によって説明した従来の
場合と全く同様である。

一方、ステップモードにおいて、主プロセツサ１１によ
るＳＳリード命令の実行により主記憶装置６から読み出
されてデータバス８上に乗せられたデータは、従プロセ
ツサ１０のゲート１６を経てレジスタ１２（ＲＥＧＩ）
に格納される。該レジスタ１２にデータが格納されるタ
イミングは第３図において参照符Ｂで示される時点であ
る。そして、レジスタ１２に格納されたデータは選択回
路１４およびゲート１５を経てデータバス８に乗る。

主プロセツサ１１は第３図において、参照符Ａ′で示す
タイミングのとき、ゲート１７を開いて、データバス８
に乗せられているデータをレジスタ１３（ＲＥＧ２）に
格納する。

従って、ステップモードで主プロセッサ１１がＳＳリー
ド命令を実行したとき、通常の走行モードと同様な時間
的関係でレジスタ１３にデータが格納され、また、その
間、主記憶装置６から読み出されたデータも通常の走行
モードの場合と同様にデータバス８」二に存在する。

［発明の効果］ 以上説明したように本発明の情報処理装置によれば、Ｓ
Ｓリード命令をステップモードで実行したとき、主記憶
装置から読み出されたデータがデータバス」二に存在す
る時間的関係や該データがプロセッサのレジスタに格納
されるタイミングが通常の走行の場合と等しくなる。従
って、プログラムのデバッグや障害の探索に際して精度
の高い解析が行なえる利点がある。

また、主プロセツサに、デバッグのみしか用いられない
専用の相当員のハードウェアを持たなければならないと
いう不都合を解消できる利点もある。

【図面の簡単な説明】

第１図は本発明の１実施例のブロック図、第２図は命令
実行とリードサイクルの関係の例を示すタイムチャート
、第３図はステップモードの場合の命令実行とリードサ
イクルの関係の例を示すタイムチャート、第４図は従来
のステップモードにおけるＳＳリード命令の制御用の回
路を示す図である。 １１〜１１．３．〜３３・・・・・・命令、２．４．５
・・・・・・リードサイクル、６・・・・・・主記憶装
置、７．〜７３・・・・・・プロセッサ、８・・：・・
・情報転送用バス、９．１０．１２．１３・・・・・・
レジスタ、１１．１４・・・・・・選択回路、１５〜１
７・・・・・・ゲート従来のステップ七−ド）こおける ＳＳリードタトもの匍１名胆用く 第　４　回 ）回路を示す固

Claims (1)

【特許請求の範囲】
1. 主記憶装置と複数のプロセッサとが情報転送用バスを共
   有するごとく構成された系において、プロセッサがステ
   ップモードで主記憶装置の内容を読み出す命令を実行す
   るとき、主記憶装置から読み出した情報を該主記憶装置
   の内容を読み出す命令を実行するプロセッサ以外のいず
   れかのプロセッサが自己のレジスタに格納し、該プロセ
   ッサが該レジスタの内容を情報転送用バスが他の目的で
   使用される時間を除いて該情報転送用バスに送出し続け
   ることを特徴とする情報処理装置。