JPS62119663A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS62119663A JPS62119663A JP60260277A JP26027785A JPS62119663A JP S62119663 A JPS62119663 A JP S62119663A JP 60260277 A JP60260277 A JP 60260277A JP 26027785 A JP26027785 A JP 26027785A JP S62119663 A JPS62119663 A JP S62119663A
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- JP
- Japan
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- processor
- read
- register
- data
- instruction
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概 要]
プロセッサが主記憶装置からデータを読み出ず命令を実
行した際には、通常該主記憶装置からデータが読み出さ
れるまでの間(リードサイクル)に、主記憶装置とは関
係なくプロセッサ独自で実行できる他の命令を先行して
行なっている。
行した際には、通常該主記憶装置からデータが読み出さ
れるまでの間(リードサイクル)に、主記憶装置とは関
係なくプロセッサ独自で実行できる他の命令を先行して
行なっている。
従って、読み出されたデータが該プロセッサのレジスタ
等にセットされるのは、いくつかの命令実行の後になる
。このようなプロセッサをステップモードで使う場合に
は、主記憶装置から読み出されたデータがプロセッサに
セットされるタイミングと他の命令実行のタイミングと
が実際の場合と異なってしまう。そのため、従来、主記
憶装置から読み出したデータを一旦、あるレジスタに保
持しておいて、然るべきタイミングが来たとき、これを
所定のレジスタに格納するという制御が行なわれていた
が、この方法では、該当する後続の命令実行サイクル区
間と情報転送用バス上に読み出されたデータが存在する
時間帯との関係が実際の場合と異なるという問題点があ
った。本発明は主記憶装置と複数のプロセッサとが情報
転送用バスを共有する系において、プロセッサをステッ
プモードで動作せしめ主記憶装置からデータを読みIl
lず命令を実行するときに、情報転送用バス上のデータ
について実際の走行の場合どの相違の少ない状態の得ら
れるプロセッサの構成と制御について開示している。
等にセットされるのは、いくつかの命令実行の後になる
。このようなプロセッサをステップモードで使う場合に
は、主記憶装置から読み出されたデータがプロセッサに
セットされるタイミングと他の命令実行のタイミングと
が実際の場合と異なってしまう。そのため、従来、主記
憶装置から読み出したデータを一旦、あるレジスタに保
持しておいて、然るべきタイミングが来たとき、これを
所定のレジスタに格納するという制御が行なわれていた
が、この方法では、該当する後続の命令実行サイクル区
間と情報転送用バス上に読み出されたデータが存在する
時間帯との関係が実際の場合と異なるという問題点があ
った。本発明は主記憶装置と複数のプロセッサとが情報
転送用バスを共有する系において、プロセッサをステッ
プモードで動作せしめ主記憶装置からデータを読みIl
lず命令を実行するときに、情報転送用バス上のデータ
について実際の走行の場合どの相違の少ない状態の得ら
れるプロセッサの構成と制御について開示している。
[産業上の利用分野]
本発明は情報処理装置の制御に関するもので、特に主記
憶装置と複数のプロセッサとが情報転送用のバスを共有
するごとく構成されている系の、ステップモードにおけ
るプロセッサの“主記憶装置よりデータを読み出す命令
′”の実行に際する制御に係る。
憶装置と複数のプロセッサとが情報転送用のバスを共有
するごとく構成されている系の、ステップモードにおけ
るプロセッサの“主記憶装置よりデータを読み出す命令
′”の実行に際する制御に係る。
[従来の技術]
情報処理装置における命令の実行は非常な高速度で連続
的に行なわれるものであって、通常、プログラムの途中
での処理内容やハードウェアの状態を見ることはできな
い。一方、プログラムのデバッグや、ハードウェアの障
害の探索などに際しては、プロセッサの命令実行に係る
各部(内部のレジスタや記憶装置の内容など)の状態を
実行する命令の変遷ごとに詳細に観察する必要をしばし
ば生ずる。
的に行なわれるものであって、通常、プログラムの途中
での処理内容やハードウェアの状態を見ることはできな
い。一方、プログラムのデバッグや、ハードウェアの障
害の探索などに際しては、プロセッサの命令実行に係る
各部(内部のレジスタや記憶装置の内容など)の状態を
実行する命令の変遷ごとに詳細に観察する必要をしばし
ば生ずる。
そのため、一般に情報処理装置では、通常の走行モード
の他にステップ動作を行なうモード(ステップモード)
を設定することができるようになっている。ステップモ
ードのとき、保守パネル等に設けられたボタンを押下す
ると、その都度−命令のみが実行され該命令に係る処理
が終了すると停止(ストップ状態)する。
の他にステップ動作を行なうモード(ステップモード)
を設定することができるようになっている。ステップモ
ードのとき、保守パネル等に設けられたボタンを押下す
ると、その都度−命令のみが実行され該命令に係る処理
が終了すると停止(ストップ状態)する。
一方、通常の走行モードにおいて、プロセッサで扱う命
令の内、主記憶装置からデータを読み出す命令(以下S
Sリード命令ともいう)の場合には、該命令を実行する
プロセッサは、該当するデータが主記憶装置から読み出
されている間の比較的長い時間を無為に過ごして損失時
間を生ずることのないよう、この間に他の命令を先行的
に実行している。
令の内、主記憶装置からデータを読み出す命令(以下S
Sリード命令ともいう)の場合には、該命令を実行する
プロセッサは、該当するデータが主記憶装置から読み出
されている間の比較的長い時間を無為に過ごして損失時
間を生ずることのないよう、この間に他の命令を先行的
に実行している。
第2図は命令実行とリードサイクルの関係の例を示すタ
イムヂャーI・であって、1.〜1.はそれぞれ命令の
実行サイクルを示しており、2はリードサイクルを示し
ている。
イムヂャーI・であって、1.〜1.はそれぞれ命令の
実行サイクルを示しており、2はリードサイクルを示し
ている。
第2図に示すようにSSリード命令11が実行されたと
き、リードチー夕がプロセッサのレジスタにセットされ
るのは、リードサイクル2の終了時点であって、図中の
参照符Aで示すタイミングになる。
き、リードチー夕がプロセッサのレジスタにセットされ
るのは、リードサイクル2の終了時点であって、図中の
参照符Aで示すタイミングになる。
これを、ステップモードで動作させる場合を考えると、
そのタイムチャートは第3図のようになる。すなわち、
SSリード命令31が実行されると、そのリードサイ
クル4で主記憶装置からデータが読み出され、参照符B
で示す時点でプロセッサのレジスタに格納される。先に
説明したように通常の走行モードの場合には、リードサ
イクルは5で示すようになり、参照符A′で示される命
令Bの終了時点に主記憶装置から読み出されたデータが
プロセッサのレジス夕に格納されるはずであるから、ス
テップモードの場合にデータの動きが実際の状況と異な
ることになる。
そのタイムチャートは第3図のようになる。すなわち、
SSリード命令31が実行されると、そのリードサイ
クル4で主記憶装置からデータが読み出され、参照符B
で示す時点でプロセッサのレジスタに格納される。先に
説明したように通常の走行モードの場合には、リードサ
イクルは5で示すようになり、参照符A′で示される命
令Bの終了時点に主記憶装置から読み出されたデータが
プロセッサのレジス夕に格納されるはずであるから、ス
テップモードの場合にデータの動きが実際の状況と異な
ることになる。
そのため、従来は専用の回路を設けて、ステップモード
のとき、SSリード命令によって主記憶装置から読み出
されたデータを、プロセッサ内で一旦他のレジスタに保
持し、然るべきタイミングのとき、本来このデータを格
納すべきレジスタに格納するという方法を採っていた。
のとき、SSリード命令によって主記憶装置から読み出
されたデータを、プロセッサ内で一旦他のレジスタに保
持し、然るべきタイミングのとき、本来このデータを格
納すべきレジスタに格納するという方法を採っていた。
[発明が解決しようとする問題点]
第4図は、上述した従来のステップモードにおけるSS
リード命令の制御用の回路を示す図で、6は主記憶装置
、71〜73はプロセッサ、8は情報転送用バス(以下
データバスともいう〉、9はレジスタ(REGI)、1
0はレジスタ (REG2)、11は選択回路を表して
いる。
リード命令の制御用の回路を示す図で、6は主記憶装置
、71〜73はプロセッサ、8は情報転送用バス(以下
データバスともいう〉、9はレジスタ(REGI)、1
0はレジスタ (REG2)、11は選択回路を表して
いる。
第4図において、通常は、プロセッサ7、によるSSリ
ード命令の実行に際して、主記憶装置6から読み出され
てデータバス8に乗せられたデータが、レジスタ9に格
納されると共に選択回路11を経てレジスタ10に格納
される。
ード命令の実行に際して、主記憶装置6から読み出され
てデータバス8に乗せられたデータが、レジスタ9に格
納されると共に選択回路11を経てレジスタ10に格納
される。
一方、ステップモードのときは、データバス8上のデー
タがレジスタ9に格納され、レジスタ10には格納され
ない。そして然るべきタイミングのとき選択回路11を
通じてレジスタ9の内容がレジスタ10に格納される。
タがレジスタ9に格納され、レジスタ10には格納され
ない。そして然るべきタイミングのとき選択回路11を
通じてレジスタ9の内容がレジスタ10に格納される。
このような従来の回路においては、SSリード命令のス
テップモードにおける実行に際し、プロセッサの該当す
るレジスタに主記憶装置から読み出されたデータが格納
されるタイミング関係は、実際の走行の場合と等しくな
るが、データバス」二にデータの存在する状況は、実際
の場合と大きく異なることになる。すなわち、通常の走
行状態でのデータバス」二のデータは、主記憶装置から
データが読み出されてから第3図に示すへ′点まで存在
するのに対し、ステップモードのときはB点までしか存
在しない。
テップモードにおける実行に際し、プロセッサの該当す
るレジスタに主記憶装置から読み出されたデータが格納
されるタイミング関係は、実際の走行の場合と等しくな
るが、データバス」二にデータの存在する状況は、実際
の場合と大きく異なることになる。すなわち、通常の走
行状態でのデータバス」二のデータは、主記憶装置から
データが読み出されてから第3図に示すへ′点まで存在
するのに対し、ステップモードのときはB点までしか存
在しない。
ステップ動作は、本来、プログラムのデバッグや障害の
探索等に利用されるものであるから、各部の相対的な関
係が実際の走行に際する条件と異なるのは非常に都合が
悪い。
探索等に利用されるものであるから、各部の相対的な関
係が実際の走行に際する条件と異なるのは非常に都合が
悪い。
また、第4図に示すプロセッサ7コが主プロセツサであ
り、71.72が従プロセツサである構成の場合には主
プロセツサ内にデバッグ専用の機能を持たなければなら
ないという面からのハードウェア的な制約を受けるとい
う問題点があった。
り、71.72が従プロセツサである構成の場合には主
プロセツサ内にデバッグ専用の機能を持たなければなら
ないという面からのハードウェア的な制約を受けるとい
う問題点があった。
本発明は、このような従来の問題点に鑑み、データバス
上のデータの状態が実際の走行状態と同様であって、主
プロセツサにステップモード専用の多量のハードウェア
を設ける必要のない制御方式の情報処理装置を提供する
ことを目的としている。
上のデータの状態が実際の走行状態と同様であって、主
プロセツサにステップモード専用の多量のハードウェア
を設ける必要のない制御方式の情報処理装置を提供する
ことを目的としている。
[問題点を解決するための手段]
本発明によれば上記目的は、前記特許請求の範囲に記載
のとおり、主記憶装置と複数のプロセッサとが情報転送
用バスを共有するごとく構成された系において、プロセ
ッサがステップモ゛ −ヤ −ドで主記憶装置の内容を読み出す命令を実行するとき
、主記憶装置から読み出した情報を該主記憶装置の内容
を読み出す命令を実行するプロセッサ以外のいずれかの
プロセッサが自己のレジスタに格納し、該プロセッサが
該レジスタの内容を情報転送用バスが他の目的で使用さ
れる時間を除いて該情報転送用バスに送出し続けること
を特徴とする情報処理装置により達成される。
のとおり、主記憶装置と複数のプロセッサとが情報転送
用バスを共有するごとく構成された系において、プロセ
ッサがステップモ゛ −ヤ −ドで主記憶装置の内容を読み出す命令を実行するとき
、主記憶装置から読み出した情報を該主記憶装置の内容
を読み出す命令を実行するプロセッサ以外のいずれかの
プロセッサが自己のレジスタに格納し、該プロセッサが
該レジスタの内容を情報転送用バスが他の目的で使用さ
れる時間を除いて該情報転送用バスに送出し続けること
を特徴とする情報処理装置により達成される。
[実施例]
第1図は本発明の1実施例のブロック図であって、6.
8は第4図と同様であり、9はインターフェースプロセ
ッサ、10は従プロセツサ、11は主プロセツサ、12
.13はレジスタで12がREG 1.13がREG2
.14は選択回路、15〜17はゲートを表している。
8は第4図と同様であり、9はインターフェースプロセ
ッサ、10は従プロセツサ、11は主プロセツサ、12
.13はレジスタで12がREG 1.13がREG2
.14は選択回路、15〜17はゲートを表している。
第1図において、通常の走行モードで主プロセツサ11
によってSSリード命令が実行されたとき、主記憶装置
6から読み出され、データバス8に乗せられたデータは
ゲート17を経てレジスタ13にセットされる。そして
、この間に他の命令が先行的に実行されている。
によってSSリード命令が実行されたとき、主記憶装置
6から読み出され、データバス8に乗せられたデータは
ゲート17を経てレジスタ13にセットされる。そして
、この間に他の命令が先行的に実行されている。
その時間的関係は、前記第2図によって説明した従来の
場合と全く同様である。
場合と全く同様である。
一方、ステップモードにおいて、主プロセツサ11によ
るSSリード命令の実行により主記憶装置6から読み出
されてデータバス8上に乗せられたデータは、従プロセ
ツサ10のゲート16を経てレジスタ12(REGI)
に格納される。該レジスタ12にデータが格納されるタ
イミングは第3図において参照符Bで示される時点であ
る。そして、レジスタ12に格納されたデータは選択回
路14およびゲート15を経てデータバス8に乗る。
るSSリード命令の実行により主記憶装置6から読み出
されてデータバス8上に乗せられたデータは、従プロセ
ツサ10のゲート16を経てレジスタ12(REGI)
に格納される。該レジスタ12にデータが格納されるタ
イミングは第3図において参照符Bで示される時点であ
る。そして、レジスタ12に格納されたデータは選択回
路14およびゲート15を経てデータバス8に乗る。
主プロセツサ11は第3図において、参照符A′で示す
タイミングのとき、ゲート17を開いて、データバス8
に乗せられているデータをレジスタ13(REG2)に
格納する。
タイミングのとき、ゲート17を開いて、データバス8
に乗せられているデータをレジスタ13(REG2)に
格納する。
従って、ステップモードで主プロセッサ11がSSリー
ド命令を実行したとき、通常の走行モードと同様な時間
的関係でレジスタ13にデータが格納され、また、その
間、主記憶装置6から読み出されたデータも通常の走行
モードの場合と同様にデータバス8」二に存在する。
ド命令を実行したとき、通常の走行モードと同様な時間
的関係でレジスタ13にデータが格納され、また、その
間、主記憶装置6から読み出されたデータも通常の走行
モードの場合と同様にデータバス8」二に存在する。
[発明の効果]
以上説明したように本発明の情報処理装置によれば、S
Sリード命令をステップモードで実行したとき、主記憶
装置から読み出されたデータがデータバス」二に存在す
る時間的関係や該データがプロセッサのレジスタに格納
されるタイミングが通常の走行の場合と等しくなる。従
って、プログラムのデバッグや障害の探索に際して精度
の高い解析が行なえる利点がある。
Sリード命令をステップモードで実行したとき、主記憶
装置から読み出されたデータがデータバス」二に存在す
る時間的関係や該データがプロセッサのレジスタに格納
されるタイミングが通常の走行の場合と等しくなる。従
って、プログラムのデバッグや障害の探索に際して精度
の高い解析が行なえる利点がある。
また、主プロセツサに、デバッグのみしか用いられない
専用の相当員のハードウェアを持たなければならないと
いう不都合を解消できる利点もある。
専用の相当員のハードウェアを持たなければならないと
いう不都合を解消できる利点もある。
第1図は本発明の1実施例のブロック図、第2図は命令
実行とリードサイクルの関係の例を示すタイムチャート
、第3図はステップモードの場合の命令実行とリードサ
イクルの関係の例を示すタイムチャート、第4図は従来
のステップモードにおけるSSリード命令の制御用の回
路を示す図である。 11〜11.3.〜33・・・・・・命令、2.4.5
・・・・・・リードサイクル、6・・・・・・主記憶装
置、7.〜73・・・・・・プロセッサ、8・・:・・
・情報転送用バス、9.10.12.13・・・・・・
レジスタ、11.14・・・・・・選択回路、15〜1
7・・・・・・ゲート従来のステップ七−ド)こおける SSリードタトもの匍1名胆用く 第 4 回 )回路を示す固
実行とリードサイクルの関係の例を示すタイムチャート
、第3図はステップモードの場合の命令実行とリードサ
イクルの関係の例を示すタイムチャート、第4図は従来
のステップモードにおけるSSリード命令の制御用の回
路を示す図である。 11〜11.3.〜33・・・・・・命令、2.4.5
・・・・・・リードサイクル、6・・・・・・主記憶装
置、7.〜73・・・・・・プロセッサ、8・・:・・
・情報転送用バス、9.10.12.13・・・・・・
レジスタ、11.14・・・・・・選択回路、15〜1
7・・・・・・ゲート従来のステップ七−ド)こおける SSリードタトもの匍1名胆用く 第 4 回 )回路を示す固
Claims (1)
- 主記憶装置と複数のプロセッサとが情報転送用バスを共
有するごとく構成された系において、プロセッサがステ
ップモードで主記憶装置の内容を読み出す命令を実行す
るとき、主記憶装置から読み出した情報を該主記憶装置
の内容を読み出す命令を実行するプロセッサ以外のいず
れかのプロセッサが自己のレジスタに格納し、該プロセ
ッサが該レジスタの内容を情報転送用バスが他の目的で
使用される時間を除いて該情報転送用バスに送出し続け
ることを特徴とする情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60260277A JPS62119663A (ja) | 1985-11-20 | 1985-11-20 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60260277A JPS62119663A (ja) | 1985-11-20 | 1985-11-20 | 情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62119663A true JPS62119663A (ja) | 1987-05-30 |
JPH0241781B2 JPH0241781B2 (ja) | 1990-09-19 |
Family
ID=17345815
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60260277A Granted JPS62119663A (ja) | 1985-11-20 | 1985-11-20 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62119663A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04174034A (ja) * | 1990-11-02 | 1992-06-22 | Nec Ic Microcomput Syst Ltd | プログラム開発支援装置のステップ実行動作方法 |
JPH096645A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | マルチプロセッサシステム |
-
1985
- 1985-11-20 JP JP60260277A patent/JPS62119663A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04174034A (ja) * | 1990-11-02 | 1992-06-22 | Nec Ic Microcomput Syst Ltd | プログラム開発支援装置のステップ実行動作方法 |
JPH096645A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | マルチプロセッサシステム |
Also Published As
Publication number | Publication date |
---|---|
JPH0241781B2 (ja) | 1990-09-19 |
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