JPS6110268A - 相補型ｍｏｓ半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は相補型ＭＯＳ半導体装置及びその製造方法に関
し、特にラッチアップ現象を生じにくくすると共に高速
動作の可能な相補型ＭＯＳ半導体装置及びその製造方法
に関する。

（従来の技術） 相補型ＭＯＳ半導体装置は、ひとつの半導体基板上に、
Ｐチャネル型トランジスタとＮチャネル型トランジスタ
とを共存させた半導体装置であシ、低消費電力動作、低
電圧動作が可能で、広範囲に応用されている半導体デバ
イスである。特に、回路的に入力電位が固定されていて
′、内部のインバータの出力電位も固定している状態の
時は、回路的に電流が流れない状態となる、従ってこの
状態の時の消費電力が極めて少ないので待期時の消費電
力を小さく抑える事が出来るのが特徴である。

相補型ＭＯＳ半導体装置は、ひとつの半導体基板上に２
種類の相反したチャネル型のトランジスタを設けるため
、基板の内に、基板と逆導電型のウェルと呼ばれる領域
を形成し、そこに基板の導電型チャネル−トランジスタ
を形６ｆる。そのトランジスタと逆のチャネル・トラン
ジスタは、基板上に形成するという方法を採用している
。

従来、相補型ＭＯＳ半導体装置に於ては、Ｐ型（ｉたけ
Ｎ型）基板にＮ型ウェル（Ｎ型基板の場合Ｐ型ウェル）
ｆ：形成し、Ｐ型基板ＩＣＮチャネル・トランジスタｔ
、Ｎ型ウェルにＰチャネル・トランジスタを（Ｎ型基板
も同様であるので、以後Ｐ型基板の場合について記す）
形成する。この時、基板は通常接地電位であシ、Ｎ型ウ
ェルが電源の正電位になって使用される。この電位配置
の時に。

内部トランジスタのソース−ドレインの拡散層（Ｐ型拡
散層やＮ型拡散層）の電位が電源領域内で変動している
時は、通常のＭＯＳ型半導体装置の動作が保証されてい
るが、それぞれの拡散層のＰＮ接合部に於て、順方向の
電流が流れるような電位配置になる時があり、その時に
流れる電流量に依って、拡散層（Ｐ型）・Ｎウェル・Ｐ
型基板・拡散層（Ｎ型）のＰＮＰＮというサイリスタを
形成し、このサイリスタが導通状態になって、電源のＮ
型ウェルと接地電位のＰ型基板に電流が流れて、電源を
切らない限り、電流は流れ続ける事になるという、いわ
ゆるラッチ・アップ現象を誘起してしまう事が原理的に
生ずる。この現象が生じてしまうと、正常な動作は期待
出来ないし、電流が流れ続けるため、またその電流量は
多大であり、相補型ＭＯＳ半導体装置（以後ＣＭＯＳと
略記する）の消費電力より、極めて大きな電流が流れる
ため、デバイスの破壊（接合の破壌、金属配線の溶断等
）を引き起こしてしまう事になる。

そこで、従来これを防止するためには、種々の方策が採
られて来たが、接合に電位が高まって電流が流れるのは
、その現象からして当然の事であるから、その電位がか
からないようにする方策と、電位がかかってもその電流
値が小さければ、前述したラッチ・アップ現象は起こり
にくくなるので。

・　電流許容を制御する方法のふたつの方策が採用され
ている。

従来性なわれている方策の例を第３図、第４図に示す。

この例は、電流許容を制御する方法である。

第３図は、例えばＰ型基板１の中に、Ｎ型ウェル２があ
う、一方にＰ型基板１の中に、同型（Ｐ型）の基板よう
濃い不純物濃度の領域（Ｐ型ウェル）３が存在した基板
上に、Ｎ型拡散層４ｆ：もったＮチャネル・トランジス
タとＰ型拡散層５をもったＰチャネル争トランジスタが
形成され、　０ＭＯＳを構成しているものである。第３
図に示すように、Ｎ型ウェル内のＰ型拡散層に過大電位
が印加されて電流が流れて、Ｐ型基板に流れ出て、基板
内に拡散電流が流れる、そしてＮ型拡散層近傍の電位が
上昇して、ラッチ・アップ現象が生じるのであるが、こ
の時、拡散電流を流しやすくしてやると。

電位の上昇が遅れる事になシ、電流が増加しない限り、
ラッチアップ現象を引き起こす電位にならない。そこで
、この第３図では、Ｐ型基板の濃度を高めて、すなわち
Ｐ型ウェルを形成する事に依って、電流を流しやすくし
て、電位上昇を抑える事で、ラッチアップ現象を起こり
にくくすることができる。

次に第４図も、従来例であるが、Ｐ　基板１１に、　Ｐ
−エピタキシャル層１２を成長させて、その中ＫＮ型ウ
ェル１３を形成した０ＭＯＳ構造である。Ｎ型拡散層１
４とＰ型拡散層１５があｐ、それぞれＮチャネル・トラ
ンジスタとＰチャネル・トランジスタを構成している。

この場合も同様に、基板へ拡散した電流をＰ＋基板の低
抵抗を利用して、電流に対して電位上昇を抑えるのと、
このＰ＋基板に電流を吸収してやろうというもので、ラ
ッチアップ現象を生じにくくすることができる。

以上示したように、従来例は、電流路を形成し、その路
に電流を流すのと、拡散層近傍の電位の上昇を抑えよう
というものであｐ、その効果を発揮することができる。

しかしながら第３図の従来例では拡散層が形成されてい
る基板と同導電型の基板より不純物濃度の高い領域３は
、この領域が形成されていないものに比べ拡散層４によ
勺形成される容量が大きくなシ速度低下を来すという欠
点があった。

又、第４図の従来例においては、特にＮウェルを別電源
として用いるものにおいては、戸基板１１とＮウェル１
３が熱処理により接するという現象によシ容竜が増大す
るという欠点が生じる。

これを避けるため両頭域を離して形成することも考えら
れるが離すとラッチアップ現象の発生を少くするという
効果がすくなくなるとい５欠点が発生する。

（発明の目的） 本発明の目的は、上記欠点を除去し、ラッチアップ現象
を生じにくくすると共に拡散層の電気的容量を小さくシ
、特性が安定し高速動作の可能な相補型ＭＯＳ半導体装
置及びその製造方法を提供することにある。

（発明の構成） 本発明の第１の発明の相補型ＭＯＳ半導体装置は一導電
型半導体基板内に基板と反対導電型のウェルが設けられ
、基板には基板と反対導電型チャネルトランジスタを、
ウェルにはウェルと反対導電型チャネルトランジスタを
形成した相補型ＭＯＳ半導体装置において、トランジス
タが形成される基板又は基板と反対導電型ウェル内に基
板表面から離れた内部に基板又はウェルと同導電型で濃
い不純物濃度の埋込層を有し、該埋込層は前記トランジ
スタ領域の底面を覆って形成されていることによシ構成
される。

また、本発明の第２の発明の相補型ＭＯＳ半導体装置の
製造方法は半導体基板の表面に厚いフィールド絶縁膜と
薄い絶縁膜を形成する工程と、超高エネルギーにより基
板と同導電型で高濃度の不純物をイオン注入しフィール
ド絶縁膜と基板との界面に低抵抗層を、また同時に薄い
絶縁膜の領域の基板内に埋め込み低抵抗層を形成する工
程とを含むことによシ構成される。

（作用） 上記構成による本発明は次のように作用する。

本発明はフィールド絶縁腰下に基板と同導電型の濃い不
純物を、通常チャネル・ストッパーとして用いている、
この層と、その稜フィールド絶縁膜を形成後に１超高エ
ネルギーで、基板と同導電型不純物のイオンを注入して
、そのフィールド絶縁膜と基板の界面下にまで達する注
入を行なって、活性化領域は絶縁膜が薄くなっているの
で深く基板内に埋め込まれる事になシ、その層は表面の
絶縁膜の形状を連続的に反映して、基板内に、不純物層
を形成する事になる。その後基板に接続するために、同
導電型不純物で拡散層を形成するので、この拡散層とチ
ャネルストッパーとこの埋め込み層とで、活性化領域に
あるトランジスタの基板内底面を覆って形成される事に
なる。

出力部の拡散層に高い電圧が印加された時に１ウエルか
ら拡散電流がラッチアップ現象の原因になるが、この電
流がこの埋め込み層に依って、その内にある拡散層へ流
れ込む事が出来ず、この埋め込み層が高濃度で低抵抗で
あるため、この層に沿って流れ、接地電位に吸収されて
、ラッチアップ現象を生じＶとくくする効果を発揮する
。

また、本発明構成では、拡散層の近傍の不純物濃度は高
くなっていないので拡散層により形成される容量は大き
くならず高速動作が可能となる。

（実施例） 以下、本発明の実施例について１図面を参照して説明す
る。

第１図は本発明の第１の発明の一実施例の断面図である
。第１図において、Ｐ型基板２１の中にＮ型ウェル２２
があり、Ｎ型ウェル２２内にはＰチャネル中トランジス
タのソース會ドレイン拡散層２３　、２４がゲート電極
２５の両端に形成されている。このゲート電極２５はゲ
ート絶縁膜２６を介して、Ｎ型ウェル２２との間にＭＯ
Ｓｈラントランジスタしている。又、拡散層２７はＮ型
ウェルと同導電型、つまりＮ型拡散層であり、Ｎ型ウェ
ル２２と拡散層（Ｐ型）２４を電気的に接続して、電源
ＶｃｃｌＣ接続、同接続釦同電位のであ）、Ｎチャネル
トランジスタ構成時の拡散によシ形成される。

トランジスタの分離には、フィールド絶縁膜２８があり
、比較的厚い酸化膜を用いて構成する。

次に１相反するＮチャネルトランジスタは、Ｐ型基板２
１上に構成されており、Ｎ型拡散層２９゜３０でソース
・ドレインを形成し、Ｐチャネルトランジスタと同様に
ゲート電極３１があり、その下層にはゲート絶縁膜３２
があり、Ｎチャネル・トランジスタを構成している。拡
散層３３は、Ｐ散拡散層であハＰ型基板２１と電気的に
接続するために設けるものであり、本発明に関連するも
のである。

本実施例の構造は、この拡散層３３に接続して、フィー
ルド酸化膜２８の下層の基板界面にＰ型層３４があり、
さらに活性化領域の下層の基板内にＰ型層３５を形成し
ている事である。この戸型層ａｓ＃ｉ、Ｐ型基板よシ濃
度が濃くなってお夛。

ＮチャネルトランジスタのＮ型拡散層の底面よシ深い所
に、分離されて形成されていなければならない。すなわ
ち、Ｎチャネル・トランジスタに対しては、フィールド
部ではＰ型の界面濃度を高めて、フィールドのしきい値
電圧を高める事で、漏れ電流のない良好なトランジスタ
が得られる。そのＰ型層とＰ型拡散層３３が同型であシ
接続されている、そしてフィールド界面に沿ってＰ型層
があ夛、本発明の埋め込みＰ型層３５がＮチャネルトラ
ンジスタの底面領域を覆った構成になっている。

次に、本発明の第２の発明である半導体装置の製造方法
につき説明する。第２図（ａ）〜＋ｄＪは本発明の第２
の発明の一実施例を説明するために工程順に示した断面
図である。

先ず、第２図（ａｌに示すように、Ｐ型基板２１に通常
の方法でＮ型ウェル２２を形成し、次いで薄い絶縁膜４
２を形成し、ＬＯＣＯ８（Ｌｏｃａｌ　０ｘｉ−ｄａｔ
ｉｏｎ　ｏｆ　５ｉｌｉｃｏｎ）法を用いるため耐酸化
性膜（通常は７リコン窒化膜）４４を任意の活性化領域
を形成する領域に形成する。次に基板のフィールド絶縁
膜のしきい値電圧を高めるために、イオン注入法や熱拡
散法によって基板と同じ導電型不純物層４５′５ｃウエ
ル２２から少し離れた所に設ける。

次に、第２図ｉｂ）に示すように、耐酸化性膜４４以外
領域の基板表面を酸化して、絶縁膜２８を厚く形成する
。その後耐酸性膜４４を除去し、その下層の絶縁膜４２
を残しておく、なお、このとき絶縁膜４２を除去後、新
たに酸化膜を成長してもよい。この状態でイオン注入に
対するマスクになる。材料（例えばホト・レジストやそ
の他のマスク材）４７を、Ｎ型ウェル２２上を覆って、
注入しようとする領域のマスク材４７を除去し、絶縁膜
２８を突き抜けてイオン注入出来る超高エネルギーで、
例えばボロン・イオンのようなＰ型不純物を注入する。

この時、絶縁膜２８を突き抜けてＰ型層４５と重なる部
分にＰ型層４８を形成し、薄い絶縁膜４２の領域を突き
抜けたイオンは、深く基板内に注入されてＰ型の濃い層
３５を形成する。従ってこの時、絶縁膜２８の端部９Ｐ
型層４５とつながっているのである。よって、このＰ型
層に依って、この領域は覆われてしまった墨になる。

しかし、この領域の基板表面は基板内の不純物濃度に保
たれているのである。

次に第２図（ＣＪに示すように、薄い絶縁膜４２を除去
して、ゲート酸化Φ絶縁膜５０を形成し、通常の多結晶
シリコンをゲート電極になるべき領域５１に残こす。そ
して、次にイオン注入用マスク５２に依って、Ｐチャネ
ルトランジスタ領域（Ｎ型ウェルの領域）と基板（Ｐ型
）に接続する目的で、Ｐ型拡散Ｒ４３３を形成するため
に、他の領域を覆って、目的領域にイオン注入を行う。

この時、Ｐ型拡散層３３は、Ｐ型基板のＮチャネルトラ
ンジスタ領域に形成されるため、基板とＰ型不純物で接
続される事になる。この時、このＰ型不純物拡散層３３
とＰ型チャネルストッパ一層３４と第２図ｔｂ＋で形成
した埋め込みＰ型不純物層３５と高濃度Ｐ型不純物層で
ある事で共通の性質があり、層が低抵抗領域でつながる
事になシ、電位としてＮチャネルトランジスタの基板に
接続し、低抵抗層で接続する事になる。

次に、第２図（ｄ）に示すように１同様な方法で、Ｎチ
ャネル・トランジスタのソース・ドレインである拡散層
２９．３０とＮ型ウェルに接続するためのＮ型拡散層２
７を同時に形成する。

そして、この時、Ｐチャネル・トランジスタがＮ型ウェ
ルの上に、ＮチャネルトランジスタがＰ型基板の上に形
成された。その上に、層間の絶縁膜５５を成長させて、
所定の領域で穴を開孔して、金属配線３６　、３７を施
こす事に依って本実施例の半導体装置は完成する。

Ｎチャネルトランジスタの拡散層（Ｎ型）３０とＰ型拡
散層３３とは接していても、ＰＮ接合を形成しているだ
けで、短絡はしていない。そこで基板と接続するために
、金属配線３６で接続され、短絡する。一方、Ｎ型ウェ
ルへの接続は金属配線３７で行なう。従って、この金属
配線３７がＮウェル電位の電源になル、金属配線３６が
基板と同電位のＧＮＤ電位になる。

このようにして実現された半導体装置は、Ｎ型ウェル２
２の中に形成されたＰ型拡散層２３　、２４に高電位が
印加されて、このダイオードが順方向に電流が流れて、
拡散電流が基板２１に流れて行くと、Ｎチャネル側には
この本発明で形成されたＰ型層３５の低抵抗層に流れて
、Ｐ型層３４を通ｐ１Ｐ型拡散層３３に達して、金属配
線３６を通って接地側へ吸収されて行き、Ｎチャネルト
ランジスタの拡散層（Ｎ型）の近傍の電位を上昇させて
ラッチ・アップ現象を起こす事が出来ない。従って、ラ
ッチ・アップ現象をこの構造は生じにくくしている。そ
して、この埋め込み層３５は深い所に形成されているた
め、Ｎチャネルトランジスタのソース・ドレイン拡散層
は、基板の低い濃度のＰ型領域に形成されることになる
ため、拡散層の電気的容量は低くなったままであるので
、特性を悪化させる事なく、高速動作が可能になってい
るのである。

この製造方法は、ＬＯＣＯ８法で形成した絶縁膜の形状
（厚いところと薄いところもある）を通して、超高エネ
ルギーでイオン注入して、基板と絶縁膜の界面にまで達
する注入を行がって、薄い絶縁膜の所伏、深く基板内に
埋め込み層を形成し、基板内に形成する逆導電型のチャ
ネルトランジスタ領域を基板内から覆って、低抵抗層で
電流路を形成する方法である。

なお実施例では、Ｐ型基板で述べたが、Ｎ型基板のＮ型
基板のＮ型埋め込み層を形成する方法でも本発明の主旨
は同様である。

また、基板の中に埋め込み層を形成したが、ウェルの中
に埋め込み層を形成する事も考えられる。

これも本発明の主旨である事は言うまでもない。

（発明の効果） 以上説明したとおり、本発明によれば、拡散層の電気的
容量を増加させることなく、ラッチアップ現象を生じに
くくすることが出来、特性が安定し高速動作の可能な相
補型ＭＯＳ半導体装置が容易に得られるという効果があ
る。

【図面の簡単な説明】 第１図は本発明の一実施例の構造を示す断面図、第２図
（ａ）〜（ｄ）は本発明の一実施例を説明するために工
程順に示した断面図、第３図、第４図は何れも従来の相
補型ＭＯＳ半導体装置の断面図である。 １．１１．２１・・・・・・半導体基板、２．１３．２
２・・・・・・基板と逆導電型のウェル、３・・・・・
・基板と同導電型のウェル、４，１４，２７，２９．３
０　・・・・・・基板と逆導電型の拡散層、５，１５，
２３．２４．３３・・・・・・基板と同導電型の拡散層
、１２・・・・・・エピタキシャル層、２５゜３１・・
・・・・ゲート電極、２６．３２．５０・・・・・・ゲ
ート絶縁膜、２８・・・・・・フィールド酸化膜、３４
・・・・・・チャネルストッパ一層、３５・・・・・・
Ｐ　型層、３６．３７・・・・・・金践配酬、４２・・
・・・・薄い絶縁膜、４４・・・・・・耐酸化性膜、４
５・・・・・・基板と同導電型層、４７．５２・・・・
・・ホトレジスト膜、４８．４９・・・・・・基板と同
導電型埋込層、５５・・・・・・層間絶縁膜。 爲／図 め３図 策４図 ｈＺ図

Claims (2)

【特許請求の範囲】
1. （１）一導電型半導体基板内に基板と反対導電型のウェ
   ルが設けられ、基板には基板と反対導電型チャネルトラ
   ンジスタを、ウェルにはウェルと反対導電型チャネルト
   ランジスタを形成した相補型ＭＯＳ半導体装置において
   、トランジスタが形成される基板又は基板と反対導電型
   ウェル内に基板表面から離れた内部に基板又はウェルと
   同導電型で濃い不純物濃度の埋込層を有し、該埋込層は
   前記トランジスタ領域の底面を覆って形成されているこ
   とを特徴とする相補型ＭＯＳ半導体装置。
2. （２）半導体基板の表面に厚いフィールド絶縁膜と薄い
   絶縁膜を形成する工程と、超高エネルギーにより基板と
   同導電型で高濃度の不純物をイオン注入しフィールド絶
   縁膜と基板との界面に低抵抗層を、また同時に薄い絶縁
   膜の領域の基板内に埋め込み低抵抗層を形成する工程と
   を含むことを特徴とする相補型ＭＯＳ半導体装置の製造
   方法。