JPS631258A

JPS631258A - 信号処理装置

Info

Publication number: JPS631258A
Application number: JP61142998A
Authority: JP
Inventors: Toru Umaji; 馬路　徹; Tatsuji Matsuura; 達治松浦; Toshiro Tsukada; 敏郎塚田; Shinya Oba; 大場　信弥
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-06-20
Filing date: 1986-06-20
Publication date: 1988-01-06
Anticipated expiration: 2011-03-21
Also published as: JPH0828834B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は実時間のディジタル信号処理装置に係り、特に
高精細ディジタル・テレビ、ビデオ用等化器２通信用等
化器１画像信号処理等の高速のディジタル信号処理装置
の回路方式に関するものである。

〔従来の技術〕

従来技術１：渡辺敏英他、昭和６０年度電子通信学会半
導体・材料部門全国大会ｐ２−１１９従来技＃！２：村
上他、アイ、イー、イー、イー。

シー・イー・２９．Ｎα３，１９８３年、第１２９−１
３３ページ（Ｊｕｎｚｏ　Ｍｕｒａｋａｍｉ　ｅｔ　ａ
ｌ、　Ｉ　Ｅ　Ｅ　Ｅ　。

ＣＥ−２９，Ｎα３，１９８３．ｐ１２９−１３３）従
来の高速ディジタル信号処理装置は第２図に示すように
多数の演算回路４．掛算回路５．レジスタ３．係数メモ
リ７、遅延メモリ６等により構成されていた。特に第２
図の右側ブロック１ｏに示すトランスバーサル・フィル
タは非常に多く使用され、ここに使用される乗算器５や
演算回路４の素子数がそれぞれ約３，０００　　）−ラ
ンジスタ及び約１．０００　　）−ランジスタと多いた
め、回路規模が大きくなり、問題となっていた。この１
つの対策として、乗算をＲＡＭ　（ランダム・アクセス
・メモリ）を利用したルック・アップ・テーブル（参照
表）で行な、う方式が提案されている。（従来技術１）
しかし、上記方式を用いたとしても、トランスバーサル
・フィルタの１タツプあたりの使用素子数は約５，００
０　　トランジスタにものぼり、第２図のフィルタ１０
（対称係数８タツプ）では、約４０，０００　トランジ
スタの回路規模となってしまう、これは１６ビツトマイ
クロ・コンピュータ並みに多い素子数である。高精細デ
ィジタル・テレビジョン受信機では、このようなフィル
タが十個近く使用されており、これらの回路規模の低減
が大きな課麗となっている。

〔発明が解決しようとする問題点〕

上記従来技術は以下に示すようなデバイス性能向上の効
果について配慮されておらず、各演算回路を時間多重す
ることなく使用していたた°め、回路規模が非常に大き
く、ＬＳＩ化に際して問題があった。

プロセス加工技術の進歩とともにＭＯＳトランジスタの
ゲート長は短くなり、これとともにデバイス特性、特に
ゲート遅延時間が短くなって来た。

これを用いた乗算器等の演算処理速度も向上して来た。

第２３図にその変化を示す、３μｍ技術では５０ｎｓも
要していた８×８ビット乗算時間（２３１）が０．８　
　μｍ技術では１２ｎｓで実行出来る。これに対して、
例えばディジタルＴＶシステムのサンプリング時間（２
３２）は７０ｎｓで一定であるため、各演算回路を１サ
ンプリング時間に１回のみ使用していたのでは非常に無
駄があった。

上記の例では、少なくとも５回の時間多重が可能であり
、使用演算回路の数は１１５とすることができる。この
傾向はプロセス技術の進歩により増々強くなる。

本発明の目的は、この時間多重使用を効率良く行なう信
号処理回路を提供することにある。

なお、本発明はＭＯＳトランジスタばかりでなく、バイ
ポーラ・トランジスタあるいはＭＯＳとバイポーラ混成
の回路にも適用出来る。

〔問題点を解決するための手段とその作用〕上記目的は
、演算−処理回路、一時記憶回路及びこれらの制御回路
からなる単位信号処理回路（以粋下Ｓ　Ｐ　Ｃ：　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｉｎｇ
　Ｃｏｐｅ）を複数個用いて信号処理を行なうことによ
り達成される。第１図は第２図の従来回路をＳＰＣを用
いて構成したものである。この例では、高精細ディジタ
ル・テレビの信号処理回路を示しており、サンプリング
時間は７０ｎｓである。これに対し、使用するＭＯＳ）
−ランジスタのゲート長を０，８　μｍとすると、最も
処理時間のかかる８Ｘ８ビット乗算器の演算処理時間が
１２ｎｓであるから５回の時間多重、又は１４ｎｓの命
令実行時間でＳＰＣを動作させることが出来る。ここで
５ＰＣ２（２）はトランスバーサル・フィルタ、５ＰＣ
Ｉ　（１）はその他の演算処理を行なっている。第１図
から判るように、回路の中で最も大きな割合いを示す演
算処理回路の数だけに注目すると、５ＰＣＩでは２／９
，５ＰＣ２では乗算器が１７４に、演算回路が２７７に
低減されている。

〔実施例〕

以下、本発明の一実施例を第１図及び第１表。

第２表により説明する。第１図に示した５ＰＣＩ（１）
、５ＰＣ２（２）はそれぞれ第１表、第２表に示したプ
ログラムで動作している。具体的な制御回路の構成に関
しては第５図等で後述するとして、ここでは命令の実行
を５ＰＣ２（第１図）及び第２表を用いて説明する。な
お、実現すべき信号処理は第２図１０に示したトランス
バーサル・フィルタである。

弧第１図において、３はレジスタ、４は演算回坏。

艮５は乗算回脇、６は遅延メモリ、７は係数メモリ。

８はラッチ、９はデータバスである。

まず、第１ステツプで入力データをランチＬ６に読み込
む（Ｌ６＝ＩＮ）と同時にラッチＬ５に第１の係数０１
を係数メモリ７より取込む（Ｌ５＝Ｃ１）、これらのラ
ッチ８は全て第３図に示したようなマスター・スレーブ
のラッチであり、１相めのクロックφｌでデータを取込
み、２相めのクロックφ２でそれが出力に現われる。こ
れにより第１ステツプの後半、φ念が立上ってから即デ
ータが乗算回路５に入力される。

第２ステツプではこの乗算結果が２つのラッチＬ８．Ｌ
ＩＯに取込まれると同時に（Ｌ　８　＝　Ｌ　６申Ｌ５
．Ｌ１０＝Ｌ６傘Ｌ５）、Ｌ７．Ｌ９には、これらと加
算されるべきデータが、遅延メモリ６よりそれぞれ取込
まれる。（Ｌ７＝２７．Ｌ９＝Ｏ）また、これと同時に
、ラッチＬ５には次に乗算すべき係数Ｃ２が取込まれる
。

第３ステツプでは、次の乗算結果がラッチＬ８゜ＬＩＯ
に取込まれると同時に、゛演算回路４によるＬ７とＬ８
の加算結果がレジスタＲ１３に（Ｒ１３＝Ｌ７＋Ｌ８）
、Ｌ９とＬｌｏと１７）加算結果がメモリＺｌ　（Ｚ１
＝Ｌ９＋Ｌ１０）　に取込まれる。

このように現データの乗算処理を前データの加算処理と
同時に実行させるパイプライン処理を使用している。ま
た、２つの加算器４は、並列に動作している。

パイプライン処理が可能となるのは、各演算処理回路の
入出力にマスター・スレーブ型ラッチ。

又はメモリを使用しているためである。これを第３図、
第４図を用いて簡単に説明する。

第３図はマスク・スレーブ・ラッチＡ　（１４）。

Ｂ　（１４’　）を間に設けた演算回路Ａ　（１５）。

Ｂ（１５’）を示している。また、第４図はそのタイミ
ング・チャートを示している。

時刻Ｔ１でφ２が立上ると、ラッチＡ（１４）には０番
めの出力が現われ、これが即演算回路Ａ（１５）で処理
される。遅延時間Ｔ＾の後、演算回路Ａの出力端に０番
めの計算結果が現われ、ラッチＢ　（１４’　）はφｌ
でこれを取込む、ところで１時刻ＴＩではラッチＢの出
力がｎ−１番目。

つまり現データの１つ前であり、このデータを演算回路
Ｂ　（１５’　）が処理する。この処理は演算回路Ａと
同時に実行される。これがパイプ・ライン処理であり、
演算処理の高速化手法である。

マスター・スレーブ・ラッチの他の回路構成法としては
第５図に示したようなインバータ５１１にクロックド・
インバータ５１２により帰還をかける回路もあり、速度
の点では、信号通過ゲート数が少ない分だけ高速である
。

なお、クロックド・インバータは第６図で示すように、
クロックによりインバータの駆動ＭＯＳトランジスタ５
１４をスイッチＭＯＳトランジスタ５１５により断続す
るものである。

入力信号の周波数が高い場合は、第７図に示すように、
第５図のクロックド・インバータ５１２を省いたダイナ
ミック型の回路でも動作する。これにより、素子数の低
減ばかりでなく、寄生容量の低下による高速化をもはか
ることが出来る。

このようにして第２表の第６ステツプまで進み、第１図
と等価な処理を行なう。ところが、並列処理が可能であ
るため、第１．第６ステツプには先回及び次回の処理も
加えることが出来、サンプリング間隔（第２表では５ス
テツプ）を短縮することが出来る。なお、第２表中ＮＯ
ＰはＮｏ　０ｐｅｒａｔｉｏｎという命令を実行しない
部分であり、５ＰＣＩとタイミング（５ステツプ／サン
プリング）を合わせるために挿入しであるが、ＳＰＣを
それぞれ独立のクロックで動作させた場合は、このＮＯ
Ｐを取除き、４ステツプ／サンプリングにまでステップ
数を低減出来る。

第１図の５ＰＣ２では、加算回路４が２個用いられ、並
列動作させているが、これは第２図の信号の流れで、入
力を乗算器５により定数倍した後、右方向の信号の流れ
及び左方向の信号の流れの２者に同時に加算するという
点を考慮したためである。この場合のように、信号処理
内容に合わせたＳＰＣアーキテクチャをとることにより
、信号処理の並列性を高め、より高速な信号処理が可能
となる。上記例で加−器°を１個にした場合、同じ信号
処理に約２倍のプログラム・ステップ数を要する。

第１図の５ＰＣＩも同様に信号処理の内容を考慮したア
ーキテクチャが採用されている。この場合、データの流
れの並列性を高める上で、４本のバス・ライン９が設け
である。ＳＰＣ：１において。

３はレジスタ、４は演算回路、８はラッチである。

第８図は上記ＳＰＣの制御回路の一部を示したものであ
る。マスク・スレーブ・ラッチＬＡ。

ＬＢ、ＬＣ（１６）を動作させる２相クロツクφ１゜φ
２はＡＮＤゲート１８を用いて、ラッチ制御信号ＬＡＥ
、ＬＢＨ，ＬＣＥにより断続される。そのタイミングは
第９図で示したようになっている。

ここでラッチはφ１がＨレベルの時（図中、Ｔ　Ｌ　１
１２間またはＴｓ、Ｔｓ間）に入力データを取込み、φ
２がＨレベルになると（Ｔｂ、Ｔ７）出力端に取込んだ
データをラッチ出力端に伝える。そこでパイプライン動
作を行なうためには、ラッチ制御信号の立上がりＴ１は
φ１の立上りＴ＋ｓ以前でかつφ２の立下りＴ４以後、
立下りＴｂはφ２の立下りＴ８以後、φ工の立上りＴ９
以前に設定することが望ましい、また、各ラッチの出力
がφ２の立上りで更新される事を考慮して、マルチプレ
クサ２３や演算回路１７の制御４８号ＡＬｔＪＣ：、Ｍ
ＰＬＸＣは第９図のように設定する。ここでは上記制御
信号の立上りＴｃはφ２の立上りＴ８直後、立下りＴ６
はφ２の立上りＴ７直前で行なうことが望ましい。

以上の制御信号は第８図に示すプログラム・メモリ１９
から１プログラム・ステップごとに同時に読出される。

また、このメモリのアドレスを設定するためにプログラ
ム・カウンタ２０を使用する。プログラム・カウンタの
クロックとしてはφ１゜φ２を使用し、初期状態設定用
にリセット（Ｒ）もしくはプリセット（ＰＲ）入力も設
ける。

次に第１図に使用するレジスタ類の回路構成及び制御法
に関して説明を行なう。第２表のプログラムからも判る
ように第１図におけるＺｌ、Ｚ２゜ｚ３レジスタは１ス
テツプで書き込みと読出しの両方を同時に行なう。そこ
で、ここに使用するレジスタは第１０図のようなマスク
・スレーブ型のラッチ２５（２８：入カバス、２９：出
力パス）となる、ここでは、アドレス・デコーダ２６に
より選択されたラッチ２５にのみ２相クロツクφ１゜φ
２が供給される。また選択されたレジスタの出力のみが
クロックドインバータ２７により出力バス２９に接続さ
れる。書込みを行なわない場合、アドレス・デコーダの
出力を全て０とする必要がある。４ワード、２ビツトア
ドレスＺＡＡＤでは、必ずいずれかのワードが選択され
てしまうので、第１１図に示すように、ＺＡＷＥ信号を
用いて不要な場合、デコーダ出力ＺＡ○を全て○レベル
とする。

さて、第１０図の回路にはダイナミック回路を用いてい
るが、第３図や第５図のようなスタティックな回路を用
いることも出来る。ダイナミック回路は素子数が少なく
て済むメリットがある。

第１図におけるレジスタＺ４．Ｚ５．Ｚ６゜７７群は第
２表のプログラムからも判るように１ステツプ中に同時
書込み、また別ワードの読出しを行なっている。これを
実現するためには第１２図に示したようなマルチボート
のメモリセルを使用する必要がある。ここで、メモリセ
ル３０は４トランジスタのスタティック回路であるが、
１トランジスタ等のダイナミック回路も使用可能である
。このようなメモリ・セルを第１３図に示す回路構成で
組立てる。ここでは各ポートごとに独立のアドレス・デ
コーダ３６　（ＺＢＡＤＩ。

ＺＢＡＤ２．ＺＢＡＤ３ニアドレス信号）を設けている
。また必要な時のみ書き込みを行なうため、書き込み用
アドレス・デコーダには第１１図で示したようなイネー
ブル・信号ＺＢＷＥＩ。

ＺＢＷＥ２を入力している。本レジスタは入力２ポート
、出力１ボートの構成（３７：データ入力。

３８：データ出力、３５：センスアンプ、３４：書き込
みアンプ、３３：データ線、３２：ワード線、３１：選
択スイッチ、３ｏ：メモリセル）であるが、プログラム
、アーキテクチャの内容により自由に構成出来る。

第１図における係数レジスタＣ１，Ｃ２，Ｃ３゜Ｃ４は
長時間データを保持するためにスタティック型で無けれ
ばならない。そこで、第１２図に示すようなメモリセル
構造の他に第１４図で示すクロックド・インバータ４０
を使用した回路構成もとれる（３９：メモリセル、４１
ニアドレス・デコーダ、ＣＡＤニアドレス信号）、これ
は、書き込みの時のみクロックド・インバータ４０を遮
断し、トライステート・ゲート４３．入力バス４２を介
してデータを入力するものである。この時ライト・イネ
ーブルＣＷＥがルベルになっている。

本回路は、第３．５図のマスター・スレーブ・ラッチに
比較し素子数が少なく、また第１２図のものに比較して
は、センスアンプ、書き込みアンプが不要のため、高速
動作が可能である。

以上のラッチ、レジスタ群を制御する信号のパルス・タ
イミングを第１５図に示す０本信号は第２表のプログラ
ムに対応したものである。アドレス信号中の２進数はそ
れぞれのレジスタ群内のアドレス番号を示し、ｘ印は任
意の番号でかまわないことを示している。

第１６図はプログラム・メモリの回路構成を示している
（４４ニアドレスデコーダ、４５：パツファ、４６：“
１”レベルメモリセル、４７：“０”レベルメモリセル
、４８：ワード線、４９：データ線）、記憶内容は第２
表のプログラム及び第１５図のタイミング・チャートに
対応する。

高速制御を可能とするため、各メモリセル４６゜４７は
その記憶内容によりデータ線４９を直接電源Ｖ−に接続
するか又は接地する０本プログラム・メモリにはスタテ
ィック・ＲＡＭ、ヒユーズ型のＦＲＯＭ、電気的書込み
可能なＥＰＲＯＭ、電気的書込み消去が可能なＥＥＦＲ
ＯＭ等も使用出来る。

上記プログラム・メモリのアドレスを発生させる回路を
第１７図に、そのパルスタイミングを第１８図に示す、
特に内部クロックφ１．φ２の周波数が５０ＭＨｚ以上
になると、外部からの供給が困難となってくる。そこで
上図に示すように内部クロックをＰＬＬ回路（位相同期
ループ）により発生する。電圧制御発振器５２により２
相クロックφ１．φ２を発振させ、これらをプログラム
・ステップ５回に従って５進カウンタ５３によりカウン
トダウンする。この間３ビットのプログラム・メモリ駆
動用アドレス（ａｏ、ａｌ、Ｃ２）が生成される。この
カウント・ダウンした結果Ｔ７と入力信号のサンプリン
グ・クロックＣＬＫＳとを位相比較器５０により位相比
較することにより正確に同期を取る。なお、初期状態を
設定するため、上記カウンタ５３にはリセット端子もし
くはプリセット端子及びデータ入力端子が設けられてい
る。

第１７図において、５１はローパス・フィルタである０
本回路はＳＰＣ（信号処理コア）ごと独立に設けるか、
又は複数のＳＰＣに対して共通に設ける。いずれの場合
においてもＰＬＬ回路内のｎ進カウンタの値を独立に設
定することが出来るため、各々のＳＰＣに最適な命令実
行時間を設定することが出来る。

また、クロックφ１．φ２は、速度に問題が無ければ外
部から供給することも出来る。

さて、多数のｓｐｃ　（単位信号処理回路）を用いる場
合、各々の動作モードの設定、演算係数の設定及びテス
ティングを確実に、また迅速に行なう必要がある。これ
は第１９図、第２０図に示すＳＰＣバスを用いることに
より実現出来る。

第１９図はＳＰＣバスとのインタフェースを考慮した場
合に第１図の５ＰＣ２がどのような構成となるかを示し
たものである。まず外部ＳＰＣバス５９よりデバイス・
アドレス（ＤＡ）を読みデバイス・デコーダ５６により
セレクトされたか否かを判定する。セレクトされた場合
ＤＳにルベル信号を出力する。これにより、プログラム
・カウンタを、マルチプレクサ５７により、主プログラ
ム・カウンタ５４から外部クロック及びプリセット信号
により制御される副プログラム・カウンタ５５に切換え
る。これによりプログラムメモリ１９の係数設定、動作
モード設定あるいはテスティング・プログラムを走らせ
る。係数設定モードでは、ＳＰｃバス５９からのデータ
（ＤＴ）を内部バス５８を介して係数メモリ７に入力す
る。テスティング・モードでは、まず係数メモリ７、入
力ラッチＬ６及び遅延メモリ６に内部バス５８を介して
入力データを設定し、プログラム・メモリのフィルタリ
ング・プログラムを動作させた後、上記各メモリに記憶
された処理結果を内部バス５８を介してＳＰｃバス５９
に読出す。５０は各制御信号により制御されるトライス
テートゲートである。

システムＶＬＳＩでは第２０図に示すように多数の５Ｐ
Ｃ６０（ＳＰＣＩ〜５ＰＣ５）が配置されている。これ
らのＳＰＣは全てＳＰｃバス５９を介して外部よりイン
タフェース回路６１を通じて、又は内部プロセッサ６２
により制御される。

図において、６４は外部プロセッサ、６５は外部バスで
ある０通常動作では、図中枠の高速信号経路６３に沿っ
て信号が処理されて行き、テスティングあるいは係数、
動作モード設定時にはインタフェイス回路６１あるいは
内部プロセッサ６２が特定のＳＰＣをアクセスして上記
テスティングあるいは設定を行なう０例えばアダプティ
ブ・フィルタなどでは、ＳＰＣが高速度でフィルタリン
グを行ない、内部プロセッサが複雑な適応計算処理を行
なう、計算された係数はブランキング期間中などに上記
ＳＰＣバスを介してＳＰＣフィルタに伝えられる。

〔発明の効果〕本発明の効果は１時間多重処理を行なうことにより、演
算処理回路等の素子数を大幅に低減出来ることである。

第２１図、第２２図は上記効果を示したものである。対
象となる信号処理は第１図中５ＰＣ２の機能を拡張した
対称係数１６タツプ・トランスバーサル・フィルタであ
る。

第２１図は上記フィルタを演算処理に注目して模式的に
示したものである。又第２２図は各回路構成の総トラン
ジスタ数を示したものである。第２１図（Ａ）は時間多
重を行なわない従来の構成法で、素子数は第２２図に示
すとおり約５万８千トランジスタである。以下の回路も
含め、ここでは全て係数設定及びテスティング機能のあ
るものを考えている。先に述べた従来技術１では、（Ａ
）図回路は約８万素子と報告されているが、これは乗算
器のかわりにスタティックＲＡＭを使用したためである
。

さて、上記フィルタを第２１（Ｂ）図のように２回の時
間多重を行なうＳＰＣ４個で実現することが出来る。１
個の乗算器５と２個の加算器４を有する各５ＰＣ６０は
対称係数４タツプのトランスパーサル・フィルタ機能を
もつ、（６６は制御回路部）第２２図より上記回路の総
素子数は約３万４千である。さらに４回多重を行なえば
１個のＳＰＣは８タツプのフィルタを実現出来、（Ｃ）
図のように２個のＳＰＣで（Ａ）図の回路を実現出来る
。この場合の総素子数は約１万９千個であり、従来回路
の約１７３にまで低減されている。

クロック周波数は従来回路の４倍となるが、例えばディ
ジタル・テレビジョンへの適用を考えると、サンプリン
グ周波数は１４．３ＭＨｚであり、その４倍は５７．２
ＭＨｚである。これは時間にして１７．５　　ｎｓであ
り、第２３図より、ゲート長０．８　μｍのトランジス
タを用いれば十分に実現することが出来る仕様である。

上記回路をさらに８回多重処理した場合、（Ｄ）図に示
すように１個のＳＰＣで１６タツプ・フィルタが実現出
来、その素子数は約１万３千トランジスタになる。先の
（Ｃ）図に比較して素子数がそれほど低減されない理由
は、各ラッチ、メモリに使用する素子数が増加するため
である。

第１図の５ＰＣＩ等他の信号処理回路に関しても、この
ような素子数低減の効果が同様に実現出来る０以上より
、本発明が、プロセッサ内の各演算処理回路を時間多重
処理により高効率で活用するため、従来方式に比較し素
子数の低減に大きな効果があることが判る。

他の効果としては第２０図に示したＳＰＣバスを用いる
ことにより、各ＳＰＣの動作モード、係数設定またはテ
スティングが容易に行なえるということがある。

また、第１８図に示すＰＬＬ同期回路を用いることによ
り、高速度クロックをプロセッサ内部で安定に発生する
ことが出来、また上記ＰＬＬ同期回路を独立に設けるこ
とにより各ＳＰＣ独立にクロック周波数、命令実行時間
を設定出来る効果がある。

本発明の信号処理装置は、高精細ディジタルＴＶ、ＬＡ
Ｎ、ＰＣＭ通信等の大規模なディジタル信号処理システ
ムのＬＳＩ化に対して非常に効果の大きいものである。

【図面の簡単な説明】

第１図は本発明の実施例を示し、ＳＰＣの構成例を示す
回路ブロック図、第２図は従来のディジタル信号処理装
置を示す回路ブロック図、第３図と第４図はマスク・ス
レーブラッチを説明する図、第５図、第６図と第７図は
マスク・スレーブラッチの他の構成例を示す回路図、第
８図と第９図はＳＰＣ制御回路を説明する図、第１０図
はＳＰＣのラッチ・レジスタの１例を示す回路図、第１
１図は第１０図のデコーダ部を示す回路図、第１２図、
第１３図と第１４図はＳＰＣの他のラッチ・レジスタの
１例を示す回路図、第１５図はＳＰＣのラッチ・レジス
タ群の制御パルス・タイミング図、第１６図はＳＰＣの
プログラム・メモリの１例を示す回路図、第１７図と第
１８図はプログラム・メモリのアドレス発生回路を説明
する図、第１９図はＳＰＣとＳＰＣバスとの関係を示す
回路ブロック図、第２０図は複数のＳＰＣからなるシス
テムＶＬＳＩの構成を示す回路ブロック図、第２１図は
従来のトランスバーサル・フィルタ（Ａ）と本発明のＳ
ＰＣ構成によるトランスバーサル・フィルタ（Ｂ−Ｄ）
との比較を示す回路ブロック図、第２２図は本発明の効
果を示す図、第２３図は乗算器等の演算処理速度の向上
を説明する図である。１．２・・・単位信号処理回路（ＳＰＣ）、３・・・レ
ジスタ、４・・・演算回路（又は加算回路）、５・・・
乗算回路、６・・・遅延メモリ、７・・・係数メモリ、
８・・・ラッチ、９・・・データ・バス、１０・・・ト
ランスバーサル・フィルタ、１１・・・インバータ、１
２・・・ＡＮＤ回路、１３・・・Ｎ　Ａ　Ｎ　Ｄ回路、
１４．１４’・・・マスター・スレーブ・ラッチ回路、
１５．１５’・・・演算回路。　　　　　　　　　　　
　　　　　　　′＼ゝ代理人　弁理士　小川勝男　−１
′ ｉ／ＩＩ３レジ人１　　　　　　　　１　述ＪＬ／七り　　　７
テーメー八゛入ｌθＬり〉又ｔ（−ｆｋ　フィル５２第３図第４肥）３．ＮＡＮＤＯ１４シ第７国５１／、インノぐ一タロ路　　　　　５／４　馬１ｍｎ
１Ｌランシ゛人ＺＳｔＺ、り０１クド・インノぐり圓、
％　　５１５　　スｌｌｒＭｌ）５７．ランシ゛人Ｚ５
１３　１ランス、ファー　ケ−）Ｉｎ４４班８図第ｑ口Ｚ／θ　肥２５ラヅ′ｒｔ１し　　　２８　人ＩＫ人２Ａ７Ｆ゛Ｌ
ステちゾ　　２Ｐ　　出カッ＼゛人ｚ７　りｒＪ−ｔ７
Ｉ：イｖＲ−７躬／／図ＡＡＤ寮７３目第７４　図３２／モリセ）し　　　　４Ｚ　入出力へ゛ス４０　７
ｒ：ｈｔ７ドインΔ゛−タ　４３　しう了１−ｒ−１−
”ｒ’−１−４１アにレスフ゛ジーＺ′ 第７５図Ｚ／４ＷＥ。肩　７２図４５　ノ（−ｔ７７−　　　　　　　　４β　フーＦ゛
東ｄｉ　　ＩＩｙＫｌしに’１ｔＪｋ　　４９ｆ’−！
ｆＬ男／７図躬７８図ＬＫＳ５２電圧制・脚株豫第２００ Ωｐ７硬７′ｏｔ、−４１１ｆｉ部ｒｓｓ矛　２１　　
口（Ａ）伏−大国路ｂ（Ｄ）　５７０国路（８図う動　　　゛第２２図ＳＰＣ吟渭夕ｉ処理且咲￥２３記炸’−）−（＝；（ｐ−〕

Claims

【特許請求の範囲】１、実時間処理の高速ディジタル信号処理装置において
、演算処理回路、一時記憶回路及びこれらの制御回路か
らなる単位信号処理回路を複数個設け、該単位信号処理
回路内の演算処理回路の時間多重使用を行なうことを特
徴とする高速信号処理装置。２、信号処理内容に合わせ、各単位信号処理回路の各々
の回路構成、制御命令及び命令実行時間が異なることを
特徴とする第１項記載の高速信号処理装置。３、特定の単位信号処理回路を選択する手段と、選択さ
れた単位信号処理回路の制御命令及び一時記憶回路の内
容の書き換え、もしくは読出しを行なう手段を有するこ
とを特徴とする第１項又は第２項記載の高速信号処理装
置。４、上記単位信号処理回路において命令実行用基準信号
を発生する位相同期ループを設けたことを特徴とする第
１項記載の高速信号処理装置。