JPH0879012A

JPH0879012A - ディジタルフィルタ

Info

Publication number: JPH0879012A
Application number: JP20770594A
Authority: JP
Inventors: Kyoji Washitani; 亨治鷲谷
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-08-31
Filing date: 1994-08-31
Publication date: 1996-03-22

Abstract

(57)【要約】【目的】従来より目標値（設計値）に近い出力波形を
得ることが出来るディジタルフィルを提供する。【構成】メモリ１０と並列に設けられていて、このメ
モリに格納されている各データ毎の修正用データが、メ
モリのアドレスｄ₀ 〜ｄ_n に対応するアドレスに、それ
ぞれ格納されている修正用データメモリ１４と、同一の
アドレス信号がメモリと修正用データメモリに入力して
同一の出力指示信号Ｓ_out に応答してそれぞれ出力され
るデータ及び修正用データを加算して出力する加算器１
８とを具える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタルフィルタ
に関するものである。

【０００２】

【従来の技術】ディジタルフィルタの一例が、例えば特
開平３−１５９４１３号公報に開示されている。このデ
ィジタルフィルタは、シフトレジスタ、メモリ（ＲＯ
Ｍ）およびカウンタを具えたものであった。ここで使用
されているシフトレジスタは、入力ディジタル信号を第
１クロック信号により１ビットずつシフトさせ、ｎビッ
ト分保持して出力させるものであった。

【０００３】また、メモリには、ＲＯＭが用いられてお
り、フィルタ出力として利用されるデータを格納してお
くものである。また、このＲＯＭは、このシフトレジス
タが保持するｎビットのデータがアドレス信号として入
力され、かつこのアドレス信号に対応する格納データを
カウンタからの出力指示信号に応答して出力する構成に
なっている。

【０００４】また、カウンタは、前述のメモリに対して
データの出力を指示する信号（出力指示信号）を出力す
るものである。具体的には、第１クロック信号のｎ倍
（ｎは２以上の整数）の周波数の第２クロック信号をカ
ウントすることで生成される信号を、このメモリに対応
する出力指示信号として出力するものであった。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
たディジタルフィルタを用いて波形処理を行う場合、デ
ィジタルフイルタの出力データの波形を、目標とするア
ナログ出力波形に近い連続した波形として取りだそうと
するとき、この目標とする出力波形に近づけることが難
しかった。以下、その理由について図５の（Ａ）、
（Ｂ）及び（Ｄ）を参照して述べる。

【０００６】図５の（Ａ）は、第１クロック信号（ＣＬ
Ｋ１）を示し、図５の（Ｂ）は、目標とするディジタル
フィルタの出力波形（ディジタル振幅波形）をプロット
して描いた図であり、一方、図５の（Ｄ）は、従来のデ
ィジタルフィルタによって得られる出力波形図である。
なお、これらの波形のプロット値はクロック時に対応し
ている。図５の（Ｂ）及び（Ｄ）から理解できるように
従来の出力波形では、目標とする出力波形図に比べる
と、それぞれの出力波形間に差が生じてしまう。例え
ば、クロック時ｔ₃ 及びｔ₉ では目標値はそれぞれ−
１．５であるが、実際の出力値はそれぞれ−２．０とな
っている。これは、従来のメモリでは、正の整数値でデ
ータ出力されるため、目標とする少数点以下の桁数を出
力しようとする場合、少数点以下の数値を桁上げか桁下
げ処理していることに起因する。このため、従来のディ
ジタルフィルタの回路構成で目標とする出力波形を得よ
うとするときは、少数点以下の桁を予めメモリにデータ
として格納しておく必要があった。このように、少数点
以下のデータをメモリに格納しておくためには、ビット
数の多いメモリが必要となる。しかし、ビット数の多い
メモリ（ＲＯＭ）は高価であり、また出力データの処理
方法も複雑になり、得策ではない。

【０００７】このため、ビット数の多いメモリを用いず
に目標値（設計値）に近い出力波形が得られるディジタ
ルフイルタが望まれていた。

【０００８】

【課題を解決するための手段】このため、この発明のデ
ィジタルフィルタは、入力ディジタル信号が入力され
て、第１クロック信号により制御されるｎビットの規模
のシフトレジスタと、フィルタ出力として利用されるデ
ータを格納しているメモリであって、シフトレジスタか
らのｎビットのデータがアドレス信号として入力し、こ
のアドレス信号で指定されたデータを出力指示信号に応
答して出力するメモリとを具えるディジタルフィルタに
おいて、メモリと並列に設けられていて、このメモリに
格納されている各データ毎の修正用データが、メモリの
アドレスに対応するアドレスに、それぞれ格納されてい
る修正用データメモリと、同一のアドレス信号が主メモ
リと修正用データメモリに入力して同一の出力指示信号
（ここでは第１クロック信号のｎ倍（ｎは１以上の整
数）の周波数の第２クロック信号をカウントすることで
生成される信号をいう。）に応答してそれぞれ出力され
るデータ（メモリに格納されているデータ）と及び修正
用データ（修正用メモリに格納されているデータ）を加
算して出力する加算器とを具えたことを特徴とする。

【０００９】

【作用】この発明のディジタルフィルタによれば、ま
ず、シフトレジスタの順次の桁に記憶されている各入力
ディジタル信号が、第１クロック信号によって同時に、
ｎビットのデータとしてシフトレジスタから出力され、
このｎビットのデータがアドレス信号となる。このアド
レス信号は、メモリ及びこのメモリと並列に設けられて
いる修正用データメモリに同時に入力される。

【００１０】また、メモリには、フィルタ出力として利
用されるデータが格納されており、一方、修正用データ
メモリには前記メモリに格納されている各データ毎の修
正用データが格納されている。そして、同一の出力指示
信号、すなわち読出しタイミング信号をメモリ及び修正
用データメモリに同期させて入力することにより、この
出力指示信号に応答してデータと修正用データとが出力
される。メモリからの出力データ及び修正用データメモ
リからの修正用データを加算器で加算して出力する。こ
のため、メモリには、従来と同様、正の整数値で格納デ
ータを書き込んでおき、一方、修正用データメモリに
は、メモリの指定されたアドレスに格納されている各デ
ータに対し、そのアドレスにおける目標値との差値また
はその近似値を修正用データとして、対応するアドレス
にそれぞれ格納しておく。このようにしておけば、同一
のアドレス信号によって、メモリから出力されるデータ
と修正用データメモリから出力される修正用データとが
加算器で加算されるので、目標とする出力波形に対して
同一か、又は近似した出力データを得ることができる。
このため、従来のように一つのメモリのビットの数を多
くせずに市販されている安価なメモリを用いて精度の高
いディジタルフィルタの出力波形を得ることが出来る。

【００１１】

【実施例】以下、図面を参照してこの発明の第１及び第
２実施例について説明する。なお、説明に用いる図１及
び図２において従来の構成成分と同様な構成成分につい
ては一点破線を付して示してある。

【００１２】１．第１実施例図１は第１実施例のディジタルフィルタの構成を示した
図である。この第１実施例のディジタルフィルタは、ｎ
ビットのシフトレジスタ１０、データを格納しているメ
モリ１２、修正用データが格納されている修正用データ
メモリ１４及び出力指示信号発生部１６とを具えてい
る。

【００１３】シフトレジスタ１０は、第１クロック信号
（ＣＬＫ１）により制御されるｎビットのシフトレジス
タ１０であって、このシフトレジスタ１０は、初段に入
力ディジタル信号の先頭ビットを記憶した後、第１クロ
ック信号によって入力ディジタル信号を１ビットづつシ
フトさせて後続の入力ディジタル信号を順次記憶する。
なお、シフトレジスタ１０の桁数、すなわち段数ｎは、
ディジタルフィルタの設計に応じた任意の数にできる。

【００１４】また、メモリ１２としてＲＯＭを用いてお
り、このメモリ１２はフィルタ出力として利用されるデ
ータを多数格納しているＲＯＭである。以下、メモリ１
２をＲＯＭとも称する。シフトレジスタ１０からは、ｎ
ビットのデータｄ₀ 〜ｄ_n が１組となって１つのアドレ
ス信号（ｄ₀ 〜ｄ_n ）として出力してＲＯＭ１２に入力
する。このＲＯＭ１２からは、このアドレス信号（ｄ₀
〜ｄ_n ）で指定されたデータが出力指示信号発生部１６
からの出力指示信号（出力タイミング信号）Ｓ_out に応
答して出力される。この出力指示信号発生部１６は、カ
ウンタによって構成されている。この実施例では、第１
クロック信号（ＣＬＫ１）に対して周波数がｎ倍の第２
のクロック信号（ＣＬＫ２）を計数するカウンタを用意
しておき、そのときのカウンタからの出力信号を出力指
示信号Ｓ_out とする。

【００１５】上述したシフトレジスト１０、ＲＯＭ１
２、及び出力指示信号発生部１６の構成は従来の構成の
部分２４である。なお、図１では、従来の構成の部分２
４を一点破線で囲んで示してある。

【００１６】この発明では、この従来の構成部分２４に
追加して修正用データメモリ１４と加算器１８とを設け
ている。

【００１７】この発明の第１実施例では、修正用データ
メモリ１４がＲＯＭ１２と並列に設けられていて、この
修正用データメモリ１４には、ＲＯＭ１２に格納されて
いる各データ毎の修正用データが格納されている。そし
て、同一のアドレス信号ｄ₀〜ｄ_n がＲＯＭ１２と修正
用データメモリ１４に入力して同一の出力指示信号Ｓ
_out に応答してそれぞれ出力されるデータと修正用デー
タを加算して出力する加算器１８を具えている。

【００１８】この修正用データメモリ１４は、メモリ１
２と同数の記憶位置を有していて、各記憶位置は互いに
対応するアドレスを有している。そして、修正用データ
メモリ１４のあるアドレス位置に格納されているデータ
はメモリ１２の対応するアドレス位置の格納データの値
と、ディジタルフィルタの出力として当該アドレス位置
から出力して欲しい目標値の差値を与えるデータとす
る。この差値データは正確な差値を与えるデータであっ
てもよいし、ある程度許容される誤差範囲内の差値を与
えるデータであってもよい。

【００１９】図３は、例えば、図５の（Ｂ）で示した波
形を目標とする場合に、ＲＯＭ１２及び修正用データメ
モリ１４に格納されているデータの一例を説明するため
の図である。

【００２０】図５の（Ｂ）の最初の６つのクロック時刻
ｔ₀ 、ｔ₁ 、ｔ₂ 、ｔ₃ 、ｔ₄ 、ｔ₅ に対応する目標値
を（０．０）、（１．０）、（０．０）、（−１．
５）、（０．０）、（４．０）とする。

【００２１】一方、メモリ１２のこれら時刻に対応する
データの値を（０．０）、（１．０）、（０．０）、
（−２．０）、（０．０）、（４．０）としてこれを左
側の欄に示してある。このような場合、目標値と、メモ
リ１２との格納データの値との差値は、順に（０．
０）、（０．０）、（０．０）、（＋０．５）、（０．
０）、（０．０）となるので、この差値を与えるデータ
を修正用データメモリ１４の、対応するアドレス位置に
それぞれ格納しておく。この修正用データメモリ１４に
格納されたデータの内容を図３の右側の欄に示してあ
る。

【００２２】このような格納状態において、この発明の
ディジタルフィルタを作動させる場合を一例として説明
する。

【００２３】例えば４ビットのアドレス信号が４桁のシ
フトレジスタ１０に格納されているとする。第１クロッ
ク信号（ＣＬＫ１）によってシフトレジスタ１０からＲ
ＯＭ１２へとアドレス信号（ｄ₀ ｄ₁ ｄ₂ ｄ₃ ）が出力
される。ＲＯＭ１２のアドレス信号で指定されるアドレ
ス位置には（０．０）のデータが格納されており、一
方、修正用データメモリ１４の同一アドレス位置には
（０．０）のデータが格納されている。このため、両メ
モリ１２及び１４からの出力データの両者が加算器１８
で加算されて（０．０）のデータとして出力される。

【００２４】同時に、クロック時刻ｔ₄ において、アド
レス信号（ｄ₃ ｄ₄ ｄ₅ ｄ₆ ）では、ＲＯＭ１２のアド
レスに（−２．０）のデータが格納されており、修正用
データメモリ１４の対応するアドレスには（＋０．５）
の修正用データが格納されている。このため、メモリ１
２及び１４からの出力は加算器１８で加算されて（−
１．５）のデータとして出力される。このように、各ア
ドレス（ｄ₀ ｄ₁ ｄ₂ ｄ₃ ）、・・（ｄ₅ ｄ₆ ｄ₇ ｄ
₈ ）にアクセスされて、それぞれのアドレスに対応する
出力信号（すなわち加算器からの出力信号）は、（０．
０）、（１．０）、（０．０）、（−１．５）、（０．
０）、（４．０）となり、図５の（Ｃ）に示す出力波形
を与える出力信号となる。この出力波形は、図１の構成
であると、加算器１８の出力はディジタル出力であるの
で、これをＤ／Ａ変換器（図示せず）でアナログ信号に
変えれば良い。

【００２５】図４は、第１クロック信号（ＣＬＫ１）及
び第２クロック信号（ＣＬＫ２）に対応して出力される
データ（ＲＯＭのデータと修正用データメモリの修正用
データを換算した値）の関係を説明するための図であ
る。

【００２６】第１クロック信号ＣＬＫ１のクロック時刻
をｔ₀ 、ｔ₂ ・・・ｔ_n とし（（ａ）の第１クロック信
号の状態）、第２クロック信号（ＣＬＫ２）のクロック
時刻も第１クロック信号と同一の場合を想定する。すな
わち、第１クロック信号に対してｎ倍（ｎは整数）の周
波数で第２クロック信号を生成させても良いが、この場
合、ｎ＝１としてある（（ｂ）の第２クロック信号の状
態）。

【００２７】第２クロック信号（ＣＬＫ２）がカウント
１６に入力すると、カウンタ１６は第２クロック信号
（ＣＬＫ２）のｍ倍（ｍは整数であるが、ここではｍ＝
３）の速さでカウンタ出力信号を出力する。このカウン
タ出力は、両メモリ１２及び１４を読出すためのタイミ
ング信号すなわち出力指示信号であり、両メモリに同時
に供給される。したがって、このカウンタ出力のタイミ
ング時刻ｓ₀ 、ｓ₁ ・・・ｓ_n 毎に出力指示信号Ｓ_out
を生成する。

【００２８】図４の（ｄ）は目標とする値、すなわち設
計値をカウンタ１６の出力指示信号Ｓ_out に応じてディ
ジタルフィルタの出力して取り出したい目標値を示した
図である。例えば、目標とする出力データを第１クロッ
ク信号ＣＬＫ１の時刻ｔ₀ の場合、ＲＯＭに格納されて
いる（０．０）のデータが出力され、同じ要領で第１ク
ロック信号ｔ₂ 、ｔ₃ 毎に（１．０）、（０．０）、
（−１．５）、（０．０）及び（４．０）のデータがＲ
ＯＭから順次出力されると想定する。

【００２９】図４の（ｅ）は、従来の値をカウンタ１６
の出力指示信号Ｓ_out に応じてメモリに格納されている
データを取り出したときの図であり、比較のために示し
てある。

【００３０】従来は、カウンタ出力の時刻ｓ₀ 、ｓ₁ 、
ｓ₂ によってＲＯＭ１２から３個のデータが順次に出力
される。このときの値がＲＯＭに格納されている（０．
０）のデータの値となる。更に、第１クロック（ＣＬＫ
１）の時刻ｔ₂ になると、カウンタ１６は時刻ｓ₃ 、ｓ
₄ 、ｓ₅ に順次に出力指示信号Ｓ_out を発生し、よっ
て、ＲＯＭ１２からはこれに格納されているアドレス信
号（ｄ₁ ｄ₂ ｄ₃ ｄ₄ ）のときの格納データを出力す
る。すなわち（１．０）のデータとなる。しかし、図４
の（ｅ）からも理解できるように、第１クロック信号
（ＣＬＫ１）の時刻ｔ₄ では、（−２．０）が出力され
ており、目標値に比べて（−０．５）の値だけ小さく出
力される（目標値は、−１．５である。）。これは、少
数点以下の値は桁上げまたは桁下げ処理されるためであ
り、このため、目標の値に対して差が生じる。

【００３１】図４の（ｆ）は、この発明の第１実施例の
値をカウンタ１６の出力指示信号Ｓ_out に応じてメモリ
に格納されているデータを取り出したときの図である。

【００３２】第１実施例では、第１クロック信号（ＣＬ
Ｋ１）の時刻ｔ₄ のとき、（−１．５）を示しており、
目標値と同一の値となる。その理由を以下に述べる。図
３で説明したように、アドレス信号（ｄ₃ ｄ₄ ｄ₅ ｄ
₆ ）がＲＯＭ１２及び修正用データメモリ１４に入力さ
れたとき、ＲＯＭ１２からの（−２．０）のデータが出
力され、一方、修正用データメモリ１４から（＋０．
５）の修正用データが出力される。そして、それぞれの
値が加算器１８によって加算され、（−１．５）が出力
される。

【００３３】上述した例では、図４の（ｂ）の第２クロ
ック信号（ＣＬＫ２）を、第１クロック信号（ＣＬＫ
１）の周波数のｎ＝１倍として説明したが、例えばｎ＝
２とした場合、カウント出力信号の計数カウント値も更
に３カウント増えて６個の出力指示信号が生成される。
このため、各メモリに格納されているデータも６個取り
出される。

【００３４】上述した図４の（ａ）〜（ｆ）を用いてデ
ィジタルフィルタの出力波形として示したのが図５の
（Ｂ）〜（Ｄ）の図である。

【００３５】図中、（Ａ）は第１クロック信号（ＣＬＫ
１）であり、クロックを発生する時刻をｔ₀ からｔ₁₂ま
でとって表している。なお、ここでは時刻ｔ₁₂までしか
表示していないが、時刻ｔ₁₂以降も連続した出力波形と
なる。（Ｂ）は、目標とする出力波形をデジタル波形で
表し、またアナログ波形として破線で表している。
（Ｃ）はこの第１実施例で得られたディジタル出力波形
である。ディジタル波形の他にも実線でアナログ波形
（後述する）も表している。（Ｄ）は従来のディジタル
出力波形を表している。尚、（Ｂ）〜（Ｄ）の出力波形
で横軸に時間Ｔを取り、縦軸に振幅（任意）を取って表
している。

【００３６】図５の（Ｃ）及び（Ｄ）からも理解できる
ように従来例では、第１クロック信号（ＣＬＫ１）の時
刻ｔ₂ とｔ₉ がいずれも目標値より小さい波形になって
いるのに対してこの第１実施例では、目標値（図５の
（Ｂ））に一致した波形となる。

【００３７】２．第２実施例図２は、第２実施例の構成を説明するためのブロック図
である。

【００３８】第２実施例では、ＲＯＭ１２から出力され
るデータ（デジタル値）をアナログ信号に変換するため
の第１Ｄ／Ａ変換器２０と修正用データメモリ１４から
出力される修正用データ（ディジタル値）をアナログ信
号に変換するための第２Ｄ／Ａ変換器２２を付加した構
成となっている。この第１及び第２Ｄ／Ａ変換器２０及
び２２は、特に限定されず、従来公知のもので構成すれ
ば良い。また、加算器１８も従来公知もので構成すれば
良い。その他の構成部分は第１実施例と同一であるた
め、ここでは詳細な説明を省略する。第２実施例で構成
したフィルタの出力波形を示したのが図５の（Ｃ）のア
ナログ出力波形である。

【００３９】上述したことから理解できるように、第１
及び第２実施例では修正用データメモリ１４及び加算器
１８を設けることによって、従来のＲＯＭのビット数を
大きくせずに、目標値の出力波形に同一か、あるいは近
似した出力波形をもったディジタルフィルタを得ること
ができる。したがって、従来に比べＲＯＭの価格も低減
でき、しかも複雑な処理を必要としないでディジタルフ
ィルタを提供出来る。

【００４０】

【発明の効果】上述した説明から明らかなように、この
発明のディジタルフイルタによれば、修正用データメモ
リと加算器を具えている。このため、修正用データメモ
リにはメモリに格納されている各データ毎の修正用デー
タが、メモリのアドレスに対応するアドレスに、格納さ
れている。したがって、メモリから出力されるデータと
修正用データメモリから出力される修正用データとた加
算されるため、目標とする出力波形と同等か、あるいは
近似した出力波形を得ることができる。このため、安価
なメモリを用いて目標値と同一か、近似した精度の高い
出力波形を有するデジタルフィルタを得ることが出来
る。また、メモリからのデータを第１Ｄ／Ａ変換器によ
りアナログ信号に変換し、また修正用データメモリから
の修正用データを第２Ｄ／Ａ変換器によりアナログ信号
に変換し、それぞれのアナログ信号を加算することによ
ってアナログ出力波形として出力させることも出来る。

【図面の簡単な説明】

【図１】この発明の第１実施例の構成を説明するために
供する説明図である。

【図２】この発明の第２実施例の構成を説明するために
供する説明図である。

【図３】第１及び第２実施例のアドレス信号とメモリの
格納データ及び修正用データメモリの格納修正用データ
の内容を説明するために供する図である。

【図４】（ａ）〜（ｆ）は、この発明と従来例の各クロ
ック信号による出力データを説明するために供する説明
図である。

【図５】（Ａ）〜（Ｄ）は、この発明と従来例の第１ク
ロック信号に対応する出力波形を説明するために供する
説明図である。

【符号の説明】

１０：シフトレジスタ１２：メモリ１４：修正用データメモリ１６：出力指示信号発生部（カウンタ）１８：加算器２０：第１Ｄ／Ａ変換器２２：第２Ｄ／Ａ変換器２４：従来の構成部分

Claims

【特許請求の範囲】

【請求項１】入力ディジタル信号が入力されて、第１
クロック信号により制御されるｎビットのシフトレジス
タと、フィルタ出力として利用されるデータを格納しているメ
モリであって、前記シフトレジスタからのｎビットのデ
ータがアドレス信号として入力され、該アドレス信号で
指定されたデータを出力指示信号に応答して出力するメ
モリとを具えるディジタルフィルタにおいて、前記メモリと並列に設けられていて、該メモリに格納さ
れている各データ毎の修正用データが、該メモリのアド
レスに対応するアドレスに、それぞれ格納されている修
正用データメモリと、同一のアドレス信号が前記メモリと前記修正用データメ
モリに入力して同一の出力指示信号に応答してそれぞれ
出力される前記データおよび前記修正用データを加算し
て出力する加算器とを具えていることを特徴とするディ
ジタルフィルタ。
【請求項２】請求項１に記載のディジタルフィルタに
おいて、前記メモリから出力されるデータをアナログ信号に変換
するための第１Ｄ／Ａ変換器と前記修正用データメモリ
から出力される修正用データをアナログ信号に変換する
ための第２Ｄ／Ａ変換器とを具えていることを特徴とす
るディジタルフィルタ。