KR101003494B1 - 메모리 소자의 소자분리 구조 및 형성 방법 - Google Patents

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Abstract

반도체 기판의 셀(cell) 영역에 제1트렌치(trench) 및 주변(peripheral) 영역에 제2트렌치를 형성하고, 제1 및 제2트렌치 표면 상에 실리콘 질화물층을 포함하는 라이너(liner)층을 형성한 후, 라이너층 상에 제1 및 제2트렌치를 채우는 폴리실라잔(polysilazane) 계열의 스핀온유전물(SOD)층을 형성하고, 제2트렌치를 채우는 스핀온유전물(SOD)층 부분을 선택적으로 제거한다. 스핀온유전물(SOD)층의 선택적 제거에 의해 노출되는 제2트렌치 상의 실리콘 질화물층 부분을 산소 플라즈마 및 플라즈마에 의한 가열에 의해 산화시킨다. 제2트렌치를 채우는 고밀도플라즈마(HDP) 산화물층을 증착하는 메모리 소자의 소자분리 형성 방법 및 이에 따른 소자분리 구조를 제시한다.
STI, SOD, 폴리실라잔, HDP, PMOS, HEIP

Description

메모리 소자의 소자분리 구조 및 형성 방법{Isolation structure in memory device and fabricating method for the same}
본 발명은 반도체 소자에 관한 것으로, 특히, 메모리 소자의 소자분리(isolation) 구조 및 형성 방법에 관한 것이다.
반도체 메모리 소자의 집적도가 높아지며, 회로 패턴의 디자인 룰(design rule) 또한 급격히 감소되고 있다. 예컨대, 디램(DRAM; Dynamic Random Access Memory) 소자의 디자인 룰이 50㎚ 이하로 감소됨에 따라, 보다 미세한 패턴의 형성이 요구되고 있다. 이와 같이 디자인 룰이 감소하며 소자분리(isolation) 구조를 형성하는 과정에 보다 우수한 갭 채움(gap fill) 특성이 요구되고 있다. 소자분리 구조를 얕은 트렌치 소자분리(STI: Shallow Trench Isolation) 방법으로 구현할 때, 트렌치의 종횡비(aspect ratio)가 급격히 증가하고, 트렌치의 폭이 보다 축소됨에 따라, 트렌치를 채우는 절연 물질이 보다 높은 갭 채움 특성을 가지는 것이 요구되고 있다.
디자인 룰이 50㎚ 이하로 급격히 감소함에 따라, 트렌치를 고밀도플라즈마증착(HDP: High Density Plasma) 과정으로 채우는 과정에 한계를 나타내고 있다. 이 에 따라, HDP 산화물(oxide)에 비해 보다 높은 갭 채움 특성을 나타내는 것으로 평가되는 유동성 절연물(fluidable dielectric)을 이용하여 트렌치를 채우는 방법이 시도되고 있다. 이러한 유동성 절연물을 이용한 방법은, 액상 또는 현탁액 형태의 절연물질 소스(source)를 도포하고, 액상 소스의 유동성을 이용하여 트렌치를 채운 후, 도포된 막질을 큐어링(curing)시킴으로써 소자분리 절연층을 트렌치를 메우게 형성하고 있다. 이러한 도포 과정은 스핀 코터(spin coater)를 이용하여 수행될 수 있어, 이러한 과정에 의한 절연층은 스핀온유전층(SOD: Spin On Dielectric)으로 이해될 수 있다.
그런데, 이러한 유동성 절연물을 이용하여 소자분리 절연층을 형성할 때, 피모스(PMOS) 트랜지스터 펀치쓰루(punchthrough) 특성의 열화가 유발되는 현상이 관측되고 있다. 피모스 트랜지스터는 디램 메모리 소자의 주변 영역(peripheral region)에 주로 형성되는 데, 이러한 PMOS 트랜지스터의 핫전자유기 펀치쓰루(HEIP: Hot Electron Induced Punchthrough) 특성이 급격한 열화를 보이고 있다. 이는 유동성 절연층과 트렌치의 측벽 및 바닥면의 계면에 도입되고 있는 질화물 라이너(nitride liner)에 기인하는 것으로 평가된다.
도 1 및 도 2는 피모스(PMOS) 트랜지스터의 핫전자유기 펀치쓰루(HEIP)를 보여주는 도면들이다.
도 1을 참조하면, 반도체 기판의 활성 영역(active region: 10)을 설정하는 소자분리층(20)은 STI 구조로 형성될 수 있다. 이때, 활성 영역(10) 상에 형성되는 PMOS 트랜지스터의 게이트(gate: 30)의 동작은 활성 영역(10)에서의 유효 채널 폭(effective channel width)에 의해 영향을 받게 된다. 이러한 유효 채널 폭은 활성 영역(10)의 폭에 의존하지만, 또한, 활성 영역(10)과 소자분리층(20) 사이 계면에 트랩(trap)되는 전하들의 분포에 영향을 받게 된다.
예컨대, 디램 소자의 디자인 룰이 급격히 작아짐에 따라 채널 사이의 전기장(electric field)은 상대적으로 증가하여 상대적으로 많은 양의 핫 전자(hot electron)가 발생되게 된다. 이와 같은 핫 전자(e)들은 소자분리층(20)에 침투하여 소자분리층(20) 쪽 계면 부분에 트랩(trap)되게 되며, 트랩된 전자(e)들에 영향을 받아 활성 영역(10)쪽 대향되는 계면 부분에 정공(+)과 같은 P형 캐리어(carrier)들이 트랩되게 된다. 이러한 P형 캐리어들은 실질적으로 PMOS 트랜지스터의 유효 채널 폭을 줄여주는 효과를 유도하게 된다. 이러한 채널 폭의 감소에 의해 PMOS 트랜지스터의 문턱 전압(Vt: Threshold Voltage)은 급격히 감소되고 오프 누설 전류(off leakage current)가 급격히 증가되게 된다.
도 2를 참조하면, 활성 영역(10)과 소자분리층(20) 사이에는 계면 특성 개선을 위한 제1실리콘 산화물층(21), 실리콘 질화물층(23) 및 제2실리콘 산화물층(25)의 3중층 라이너(liner) 구조가 도입되고 있다. 이러한 라이너 구조에 따른 포텐셜 웰(potential well)을 고려하면, 실리콘 질화물층(23)에 핫 전자(e)들이 트랩될 수 있음을 알 수 있다. 실질적으로 핫 전자(e)들은 실리콘 질화물층(23)에 존재하는 트랩 자리(trap site)에 트랩되어, PMOS 트랜지스터의 HEIP 특성을 열화시키게 된다.
유동성 절연층으로 소자분리층(20)을 형성할 때, 이러한 PMOS 트랜지스터의 HEIP 특성 열화는 보다 극심해질 수 있다. 유동성 절연층을 형성할 때, 액상의 절연물질 소스를 도포한 후, 큐어링(curing)하는 과정에서 소자분리층과 하부의 실리콘 질화물층(23) 라이너 사이에 극심한 스트레스가 유발될 수 있다. 유동성 절연층의 큐어링 시 유발되는 절연층의 수축에 의해 스트레스가 유발될 수 있다. 이러한 스트레스는 실리콘 질화물층(23)에 전자 트랩 자리들을 증가시키는 효과를 유발하게 되고, 이에 따라, 핫 전자(e)들이 도 1에 제시된 바와 같이 소자분리층(20)의 계면에 보다 많은 수가 트랩되는 결과를 야기할 수 있다. 따라서, PMOS 트랜지스터의 HEIP 특성은 보다 심하게 열화되게 된다.
본 발명은 얕은 트렌치 소자분리(STI) 구조를 유동성 절연층을 이용하여 형성할 때, 피모스(PMOS) 트랜지스터 핫전자유기 펀치쓰루(HEIP) 특성 열화를 억제할 수 있는 메모리 소자의 소자분리 구조 및 형성 방법을 제시하고자 한다.
본 발명의 일 관점은, 반도체 기판의 셀(cell) 영역에 제1트렌치(trench) 및 주변(peripheral) 영역에 제2트렌치를 형성하는 단계; 상기 제1 및 제2트렌치 표면 상에 실리콘 질화물층을 포함하는 라이너(liner)층을 형성하는 단계; 상기 라이너층 상에 상기 제1 및 제2트렌치를 채우는 유동성 절연층을 포함하여 제1소자분리층을 형성하는 단계; 상기 제2트렌치를 채우는 제1소자분리층 부분을 선택적으로 제거하는 단계; 상기 제1소자분리층의 선택적 제거에 의해 노출되는 상기 제2트렌치 상의 상기 실리콘 질화물층을 산화시키는 단계; 및 상기 제2트렌치를 채우는 제2소자분리층을 형성하는 단계를 포함하는 메모리 소자의 소자분리 형성 방법을 제시한다.
본 발명의 또 다른 일 관점은, 반도체 기판의 셀(cell) 영역에 제1트렌치(trench) 및 주변(peripheral) 영역에 제2트렌치를 형성하는 단계; 상기 제1 및 제2트렌치 표면 상에 실리콘 질화물층을 포함하는 라이너(liner)층을 형성하는 단계; 상기 라이너층 상에 상기 제1 및 제2트렌치를 채우는 폴리실라잔(polysilazane) 계열의 스핀온유전물(SOD)층을 형성하는 단계; 상기 제2트렌치를 채우는 스핀온유전물(SOD)층 부분을 선택적으로 제거하는 단계; 상기 스핀온유전물(SOD)층의 선택적 제거에 의해 노출되는 상기 제2트렌치 상의 상기 실리콘 질화물층을 산소 플라즈마 및 상기 플라즈마에 의한 가열에 의해 산화시키는 단계; 및 상기 제2트렌치를 채우는 고밀도플라즈마(HDP) 산화물층을 증착하는 단계를 포함하는 메모리 소자의 소자분리 형성 방법을 제시한다.
상기 제1트렌치(trench)는 엔모스(NMOS) 트랜지스터의 채널(channel)이 형성될 상기 반도체 기판의 제1활성 영역(active region)을 설정하게 형성되고, 상기 제2트렌치는 상기 제1트렌치의 폭에 비해 넓은 폭을 가지고 피모스(PMOS) 트랜지스터의 채널이 형성될 상기 반도체 기판의 제2활성 영역을 설정하게 형성될 수 있다.
상기 라이너층을 형성하는 단계는 상기 제1 및 제2트렌치의 표면을 산화시켜 측벽 산화물층을 형성하는 단계; 상기 측벽 산화물층 상에 상기 실리콘 질화물층을 증착하는 단계; 및 상기 실리콘 질화물층 상에 실리콘 산화물층을 증착하는 단계를 포함하고, 상기 제1소자분리층 부분의 제거 단계에서 상기 제2트렌치 상의 상기 실리콘 산화물층은 함께 제거될 수 있다.
상기 스핀온유전물(SOD)층을 형성하는 단계는 폴리실라잔(polysilazane) 용액을 상기 제1 및 제2트렌치를 채우게 도포하는 단계; 상기 도포된 폴리실라잔의 층을 수소 가스 및 산소 가스를 포함하는 분위기에서 큐어링(curing)하는 단계; 및 상기 큐어링된 층을 상기 제1 및 제2트렌치 별로 분리시키는 화학기계적연마(CMP) 단계를 포함하여 수행될 수 있다.
상기 스핀온유전물(SOD)층을 선택적으로 제거하는 단계는 상기 스핀온유전물(SOD)층의 상기 제1트렌치를 채우는 부분을 가리고, 상기 스핀온유전물(SOD)층의 상기 제2트렌치를 채우는 부분을 노출하는 마스크(mask)를 형성하는 단계; 상기 마스크에 의해 노출된 상기 스핀온유전물(SOD)층의 상기 제2트렌치를 채우는 부분을 습식 식각하는 단계; 및 상기 습식 식각을 상기 라이너층의 상기 실리콘 질화물층이 노출된 후 종료하는 단계를 포함하여 수행될 수 있다.
상기 실리콘 질화물층을 산화시키는 단계는, 상기 고밀도플라즈마 산화물층을 증착하는 단계 이전에 인시튜(insitu)로 상기 실리콘 질화물층 상에 산소 가스를 포함하는 산화 가스를 제공하고 플라즈마 여기시켜 상기 산소 플라즈마에 의해 상기 실리콘 질화물층이 산화되게 수행될 수 있다.
본 발명의 또 다른 일 관점은, 엔모스(NMOS) 트랜지스터의 채널(channel)이 형성될 제1활성 영역(active region)을 설정하게 셀(cell) 영역에 형성된 제1트렌치(trench) 및 피모스(PMOS) 트랜지스터의 채널이 형성될 제2활성 영역을 설정하게 주변(peripheral) 영역에 형성된 제2트렌치를 포함하는 반도체 기판; 상기 제1트렌치 표면 상에 실리콘 질화물층을 포함하는 제1라이너(liner)층; 상기 제1라이너층 상에 상기 제1트렌치를 채우는 유동성 절연층; 상기 제2트렌치 표면 상에 산화물층을 포함하는 제2라이너층; 및 상기 제2라이너층 상에 상기 제2트렌치를 채우는 고밀도플라즈마 산화물층을 포함하는 메모리 소자의 소자분리 구조를 제시한다.
상기 제1라이너층은 상기 실리콘 질화물층과 상기 제1트렌치 표면과의 계면에 상기 제1트렌치의 표면을 산화시켜 형성된 측벽 산화물층; 및 상기 실리콘 질화물층 상에 증착된 실리콘 산화물층을 포함하고, 상기 제2라이너층은 상기 실리콘 실리콘층과 상기 제2트렌치 표면과의 계면에 상기 제2트렌치의 표면을 산화시켜 형 성된 측벽 산화물층; 및 실리콘 질화물층의 산소 플라즈마 산화에 의해 형성된 산화물층을 포함할 수 있다.
본 발명의 실시예는, 얕은 트렌치 소자분리(STI) 구조를 유동성 절연층을 이용하여 형성할 때, 피모스(PMOS) 트랜지스터 핫전자유기 펀치쓰루(HEIP) 특성 열화를 억제할 수 있는 메모리 소자의 소자분리 구조 및 형성 방법을 제시할 수 있다.
본 발명의 실시예에서는, 엔모스(NMOS) 트랜지스터들을 포함하여 구성되는 메모리 셀들이 배치되는 셀 영역과, 피모스(PMOS) 트랜지스터들 및 엔모스 트랜지스터들이 함께 배치되는 주변 영역에, 서로 다른 구조의 소자분리 구조를 도입한다. 셀 영역의 소자분리 구조는 제1트렌치와 제1소자분리층과의 계면에 실리콘 질화물층의 라이너 구조를 도입하지만, 주변 영역의 소자분리 구조는 제2트렌치와 제2소자분리층의 계면에 실리콘 질화물층의 라이너 구조를 배제한다. 이러한 실리콘 질화물층의 라이너 구조를 실질적으로 실리콘 산화물층을 포함하는 라이너 구조로 전환한다. 이에 따라, 주변 영역의 제2트렌치와 제2소자분리층의 계면에 전자의 트랩 자리가 생성되는 것을 억제하여, 피모스 트랜지스터의 HEIP 특성의 열화를 억제한다.
피모스 트랜지스터의 경우 실리콘 질화물층 라이너 구조는 HEIP 특성 열화를 유도하는 요인으로 작용할 수 있지만, 셀 영역의 엔모스 트랜지스터들의 경우 이러한 실리콘 질화물층 라이너 구조는 디램의 메모리 셀(memory cell)을 구성하는 엔 모스(NMOS) 트랜지스터의 리프레시(refresh) 특성을 개선하는 역할을 할 수 있다. 실리콘 질화물층은, STI 소자분리층 형성 후 후속되는 게이트 산화층 형성 과정이나 이온주입 시 수반되는 스크린(screen) 산화물층 형성 과정에서, 산화 소스(oxidation source)의 소자분리층 계면으로의 침투를 억제하는 역할을 할 수 있다. 이러한 산화 소스의 소자분리층 내로의 침투는 소자분리층 계면에서의 원하지 않는 과다 산화를 유발할 수 있으며, 소자분리층의 측벽을 리프트(lift)시키거나 또는 소자분리층과 활성 영역의 계면에 과다한 스트레스(stress) 발생을 유발할 수 있다.
이러한 계면 특성 열화는, 셀 트랜지스터의 전류 누설(leakage)을 증가시킬 수 있다. 실리콘 질화물층은 이러한 산화 소스의 침투를 억제하여 셀 트랜지스터의 전류 누설을 억제하는 효과를 구현할 수 있다. 본 발명의 실시예에서는 셀 영역의 제1소자분리층과 제2트렌치의 계면 실리콘 질화물층의 라이너 구조를 도입하여 이러한 셀 트랜지스터의 전류 누설을 억제하는 효과를 구현함으로써, 디램 소자의 동작 리프레시 특성을 개선하여 리프레시 시간을 줄일 수 있다.
이에 대조되게 주변 영역의 주변 영역의 제2트렌치와 제2소자분리층의 계면에는 실질적으로 실리콘 산화물층들로 이루어지는 라이너 구조를 도입함으로써, 전자의 트랩 자리로 작용하는 실리콘 질화물층이 배제되게 된다. 이에 따라, 제2트렌치와 제2소자분리층의 계면에 핫 전자들이 트랩되어 PMOS 트랜지스터의 유효 채널의 폭이 감소되는 현상, 즉, HEIP 특성 열화를 억제할 수 있다.
한편, 디램 메모리 소자의 경우 디자인 룰이 50㎚ 이하로 축소됨에 따라, 셀 영역의 소자분리를 위한 제1트렌치는 상당히 좁은 폭을 가지게 된다. 이러한 좁은 폭의 제1트렌치들을 채우기 위해, 갭 채움 특성이 상대적으로 우수한 유동성 절연층, 예컨대, 스핀온유전층(SOD)으로 제1소자분리층을 형성한다. 상대적으로 넓은 폭의 소자분리가 구현될 수 있는 주변 영역에서, 제2트렌치들을 채우는 제2소자분리층은 고밀도플라즈마 과정에 의한 산화물층으로 형성된다. 제1소자분리층을 형성하기 이전에 셀 영역 및 주변 영역의 제1 및 제2트렌치 상에 실리콘 질화물층을 포함하는 라이너 구조를 형성하고, 제1 및 제2트렌치를 채우게 SOD를 도포 및 큐어링한다.
이때, SOD는 종래의 HSQ와 같은 SOG(Spin On Glass)층과 달리, 큐어링 온도가 상대적으로 낮고 큐어링 시 내부 기공의 유발이 상대적으로 억제되는 폴리실라잔(polysilazane) 계열의 SOD를 이용한다. SOG의 경우 큐어링 시 과다한 수축과 내부 기공 등의 유발에 의해 실질적으로 50㎚ 급 이하의 반도체 소자에 요구되는 미세한 선폭의 소자분리 구조를 구현하기가 어렵다. 본 발명의 실시예에서는 셀 영역의 제1트렌치는 SOD로 채우지만, 주변 영역의 제2트렌치는 고밀도플라즈마 산화물(HDP oxide)층으로 채운다. 이를 위해서 제2트렌치를 채운 SOD 부분을 제거한 후, 노출되는 실리콘 질화물층 라이너를 실질적으로 완전히 산화시킨다. 이러한 산화 과정은 HDP 증착 시 예비 단계로 인시튜(in situ)로 수행될 수 있어, 별도의 장비에서 실리콘 질화물층 라이너를 제거하는 과정이 배제될 수 있다.
도 3 내지 도 13은 본 발명의 실시예에 따른 메모리 소자의 소자분리 구조 및 형성 방법을 보여준다. 도 14는 본 발명의 실시예에 따른 메모리 소자의 소자분 리 구조 형성 방법에 사용되는 고밀도플라즈마(HDP) 증착 장비를 개략적으로 보여준다.
도 3을 참조하면, 셀 트랜지스터들로 엔모스(NMOS) 트랜지스터들이 형성될 셀 영역(101)과, 피모스(PMOS) 트랜지스터들이 배치될 주변 영역(102)을 포함하는 반도체 기판(100)에 얕은 소자분리 구조(STI)를 위한 트렌치들(111, 112)을 형성한다. 이때, 반도체 기판(100)은 실리콘(Si) 단결정 기판을 사용할 수 있다. 트렌치들(111, 112)을 형성하기 위해서, 먼저, 반도체 기판(100) 상에 활성 영역(103)을 덮는 산화물층패드(210)와 질화물층패드(230)를 순차적으로 형성한다. 이후에, 질화물층패드(230)에 노출되는 반도체 기판(100) 부분을 선택적으로 식각하여 트렌치들(111, 112)을 형성한다.
이때, 트렌치들(111, 112)은 1600Å 내지 1800Å 정도의 깊이로 형성될 수 있다. 셀 영역의 제1트렌치(111)는 주변 영역의 제2트렌치(112)에 비해 협소한 폭을 가지게 형성된다. 디램 메모리 소자와 같은 반도체 소자의 디자인 룰이 50㎚ 이하로 축소됨에 따라, 셀 영역(101)의 활성 영역(103)의 선폭은 매우 협소해지고 있으며 또한 이러한 활성 영역(103)을 설정하는 제1트렌치(111)의 선폭 또한 협소해지고 있다. 이러한 제1트렌치(111)의 협소한 폭의 갭(gap)을 나노미터(㎚) 크기 수준의 나노 보이드(nano void)의 생성없이 채우기 위해서, 폴리실라잔 계열의 SOD와 같은 유동성 절연층을 도입한다. 트렌치들(111, 112)을 채우는 소자분리층을 형성하기 이전에, 계면 특성의 개선을 유도하기 위해서 트렌치들(111, 112)에 라이너(liner)층을 증착한다.
도 4를 참조하면, 트렌치들(111, 112)들의 노출된 측벽 및 바닥 표면 상을 덮게 제1라이너층(300)을 형성한다. 제1라이너층(300)은 서로 다른 종류의 절연층들의 적층인 다중층으로 형성될 수 있다. 예컨대, 반도체 기판(100) 상에 산화 공정(oxidation)을 수행하여 트렌치(111, 112)의 노출면에 측벽 산화물층(wall oxide)으로 제1산화물층을 형성한다. 제1산화물층(310)은 열산화(thermal oxidation)에 의해 형성되어 트렌치(111, 112)를 형성하는 과정에서 발생된 표면 손상을 보상할 수 있다. 또한, 후속 증착할 실리콘 질화물층(330)과 트렌치(111, 112) 측벽과의 계면에 유발될 수 있는 스트레스를 완화하는 역할을 할 수 있다.
제1산화물층(310) 상에 실리콘 질화물층(330)을 라이너(liner)로 증착한다. 이때, 실리콘 질화물층(330)은 대략 70Å 내지 75Å의 두께로 증착될 수 있다. 이러한 라이너 실리콘 질화물층(330)은 STI 형성 후 진행되는 반도체 소자 제조공정, 예컨대, 문턱 전압 조절을 위한 이온주입 시 수반되는 스크린(screen) 산화층 형성이나 후속되는 게이트 유전층 형성을 위한 산화 과정 등과 같은 산화 과정 또는 열산화 공정에서 도입된 산화 소스(oxidant source)의 침투를 억제하는 역할을 할 수 있다. 이러한 산화 소스의 침투는 활성 영역(103)과 소자분리층 사이의 계면에 과도한 두께의 산화물층을 유발하여 트랜지스터 동작 시 누설 전류(leakage current)가 과다하게 발생되는 요인으로 작용할 수 있다. 이와 같이, 실리콘 질화물층(330)은 후속되는 공정에서의 소자분리 특성의 열화를 감소시켜 정션 누설(junction leakage)을 억제할 수 있다. 따라서, 디램 소자의 셀의 NMOS 트랜지스터들의 리프레시 시간 감소를 줄이는 데 유효한 작용을 유도할 수 있다.
실리콘 질화물층(330) 상에 실리콘 산화물의 라이너로 제2산화물층(350)을 증착한다. 제2산화물층(350)은, 트렌치(111, 112)를 실질적으로 채우는 소자분리층과 실리콘 질화물층(330)과의 계면 스트레스를 완화하게 도입된다.
도 5를 참조하면, 제1 및 제2트렌치(111, 112)를 채우는 제1소자분리층(410)을 형성한다. 제1소자분리층(410)은 실질적으로 상대적으로 협소한 선폭을 가지는 제1트렌치(111)를 충분히 채울 수 있게 SOD와 같은 유동성 절연층으로 형성된다. 제1트렌치(111)는 디램 소자의 셀 영역에서의 활성 영역(103)을 설정하게 형성되므로, 제1소자분리층(410)은 디램 소자의 셀의 NMOS 트랜지스터들의 소자분리를 위해서 형성된다.
제1소자분리층(410)은 실질적으로 50㎚ 급 이하의 반도체 소자에 요구되는 협소한 선폭을 가지는 제1트렌치(111)를 채울 수 있는 폴리실라잔(polysilazane) 계열의 SOD를 이용하여 형성된다. 스핀 코팅기(spin coater)의 회전척(spin chuck) 상에 반도체 기판(100)을 장착하고, 회전척을 회전시키며 액상의 폴리실라잔을 반도체 기판(100) 상에 도포(coating)한다. 폴리실라잔은 액상 상태로 유동성을 가지므로, 회전 도포에 의해 제1트렌치(111)를 채우며 도포된다. 이때, 상대적으로 넓은 선폭의 제2트렌치(112) 또한 폴리실라잔에 의해 채워지게 된다.
도포된 폴리실라잔 용액의 용매(solvent)를 휘발시키고, 연후에 도포된 폴리실라잔을 큐어링(curing)하여 실질적으로 실리콘 산화물(SiO2) 구조의 절연층으로 제1소자분리층(410)을 형성한다. 이러한 폴리실라잔 SOD층의 큐어링 과정은 수소가 스(H2) 및 산소 가스(O2)를 포함하는 반응 분위기를 수반하는 열처리(annealing) 과정으로 수행될 수 있다. 이때, 수소 가스와 산소 가스의 공급 비율은 1 : 2 정도의 공급 흐름량(flow rate) 비율로 설정될 수 있다. 이때, 열처리는 대략 350℃ 정도의 상대적으로 낮은 온도에서 대략 1시간 정도 수행될 수 있다. 이러한 큐어링 과정에서 고분자 상태의 폴리실라잔은 수소 및 산소와 반응하여 실질적으로 실리콘 산화물층을 생성시키게 된다.
이러한 폴리실라잔 계열의 SOD층은, 하이드로실세스퀴옥산(HSQ: HydroSilsesQuioxane) 계열의 화학물을 이용하던 SOG층에서 유발되던 문제들을 극복하는 유동성 절연층으로 평가된다. HSQ의 경우 큐어링 시 과다한 수축에 의해 활성 영역에 과다한 스트레스를 유발하여 원하지 않는 변형을 유도할 수 있으며, 또한, 내부 기공(void)의 유발에 의해 실질적으로 50㎚ 이하의 디자인 룰의 반도체 소자의 소자분리 구조에 적용되기 어려운 것으로 평가된다. 폴리실라잔 계열의 SOD층은 이러한 내부 기공이나 과다 수축에 따른 문제를 해소하여 보다 안정된 소자분리 구조를 구현하는 데 유효하다.
SOD층을 이용하여 제1 및 제2트렌치(111, 112)를 채우는 제1소자분리층(410)을 형성한 후, SOD층을 평탄화(planarization)하여 개별 트렌치(111, 112)들을 각각 채우는 패턴들로 제1소자분리층(410)을 분리한다. 이러한 평탄화는 화학기계적연마(CMP: Chemical Mechanical Polishing)를 이용하여, 하부의 제1라이너층(300)의 실리콘 질화물층(330)의 표면이 노출되게 SOD층을 CMP 연마하는 과정으로 이루 어진다.
도 6을 참조하면, 제2트렌치(112)를 채우는 제1소자분리층(410)을 선택적으로 제거하여 제1라이너층(300)의 실리콘 질화물층(300) 중 제2트렌치(112) 상에 형성된 부분(331)의 표면을 노출시킨다. 이를 위해 셀 영역(101) 상의 제1트렌치(111)를 채우는 제1소자분리층(410)들을 덮고, 주변 영역(102)을 노출하는 마스크(mask: 500)를 형성한다. 이때, 마스크(500)는 사진 노광 및 현상 과정을 통해 형성되는 포토레지스트 패턴(photoresist pattern)일 수 있다. 이후에, 포토레지스트 패턴이 마스크(500)로 형성된 반도체 기판(100)을 산화물 에천트(oxide etchant) 용액에 담가 노출된 제1소자분리층(410) 부분이 식각 제거되도록 한다. 산화물 에천트 용액은 대략 100: 1 정도로 희석된 불산(HF) 용액을 이용할 수 있다. 이러한 선택적 습식 식각 과정에 의해서 주변 영역(102) 상의 제1소자분리층(410) 부분은 제거된다. 이때, 제1소자분리층(410) 하부의 제1라이너층(300)의 제2산화물층(350) 또한 습식 제거되어 그 하부의 실리콘 질화물층(331)의 표면이 노출된다.
제2트렌치(112) 상에 형성되어 제1소자분리층(410) 및 제2산화물층(350)의 제거에 의해 노출되는 실리콘 질화물층(331)은 습식 에천트에 상당한 기간 노출되게 된다. 이는 실리콘 질화물층(331) 상으로부터 제2산화물층(350) 및 제1소자분리층(410)을 실질적으로 완전히 제거하기 위해서, HF 용액에 반도체 기판(100)을 대략 380 초 내지 440 초 정도로 상당한 시간 동안 담그는 과정으로 습식 식각이 수행되기 때문이다. 이에 따라, 노출된 실리콘 질화물층(331)은 습식 에천트에 의해 상당히 침해(attack)되게 되어, 실리콘 질화물층(331)에 핀홀(pin hole)과 같은 침식 현상이 유발될 수 있다.
본 발명의 실시예에서는 후속 과정에서 실리콘 질화물층(331)의 실질적인 제거를 수행하므로, 이러한 핀홀의 생성을 유도하도록 습식 과정을 상당히 오랜 시간 과도하게 수행하는 것이 유효하다. 이러한 핀홀과 같은 침식 현상이 유발에 의해서 습식 식각에 노출된 실리콘 질화물층(331) 부분은 초기 증착 시 막질 구조에 비해 상대적으로 느슨한(loose) 원자 결합 구조를 가지게 된다. 또한, 실리콘 질화물층(331)의 두께 또한 초기 두께의 절반 정도로, 예컨대, 대략 40Å의 두께로 감소될 수 있다.
이후에, 마스크(500)로 이용된 포토레지스트 패턴을 애슁(ashing) 및 스트립(strip) 과정으로 제거한다.
도 7을 참조하면, 제2트렌치(112) 상의 노출된 실리콘 질화물층(331) 부분을 실질적으로 제거하기 위해서 산화 과정을 수행한다. 예컨대, 노출된 실리콘 질화물층(331) 상에 산소 가스의 플라즈마(plasma)를 제공하여 실리콘 질화물층(331)이 산화되도록 한다. 이에 따라, 실리콘 질화물층(331)은 실질적으로 실리콘 산화물로 구성되는 제2산화물층(332)으로 전환되게 된다. 이때, 실리콘 질화물층(331)은 실질적으로 완전히 산화되어 실리콘 산화물로 전환될 수 있으나, 경우에 따라, 질소(N)를 포함하는 실리콘 산화물로 전환되어 제2산화물층(332)이 형성될 수 있다.
이때, 산소 가스와 함께 캐리어(carrier) 가스로 헬륨(He)이 함께 공급될 수 있으며, 산소 가스와 헬륨 가스의 공급 유량은 대략 800sccm 및 100 sccm으로 설정 될 수 있다. 이러한 가스 공급에 의해서 실질적으로 산소 플라즈마가 실리콘 질화물층(331) 상에 제공되므로, 이러한 산소 플라즈마와 산소 플라즈마의 발생에 따른 플라즈마 가열(plasma heating)에 의해서 실리콘 질화물층(331)은 실질적으로 완전히 산화되어 제3산화물층(332)을 형성한다.
이러한 잔류 실리콘 질화물층(331)을 제3산화물층(332)으로 전환시키는 과정은 후속되는 제2트렌치(112)를 채우는 제2소자분리층을 증착하는 과정과 인시튜(insitu)로 수행될 수 있다. 본 발명의 실시예에서는 제2소자분리층은 고밀도플라즈마 산화물(HDP oxide)로 증착되므로, HDP 증착 챔버(chamber) 내에서 잔류 실리콘 질화물층(331)을 산화시키는 과정은 수행될 수 있다.
HDP 증착 챔버 장비는, 도 14에 제시된 바와 같이, 반도체 기판(100) 상에 HDP 과정이 수행될 공정 챔버(chamber: 600)를 포함하고, 공정 챔버(600) 내에 반도체 기판(100)이 장착되는 척(chuck: 601)이 구비될 수 있다. 공정 챔버(600)는 원통 형상으로 구비될 수 있으며, 공정 챔버(600)의 상측 지붕에는 상측 플라즈마 코일(top plasma coil: 611)이 배치되고, 공정 챔버(600)의 측면에는 측면 플라즈마 코일(side plasma coil: 613)이 배치될 수 있다. 상측 플라즈마 코일(611)에 플라즈마 발생을 위한 RF 파워(radio frequency power)를 탑 파워(top power)로 제공하는 제1전원(612)이 연결되고, 측면 플라즈마 코일(613)에 플라즈마 발생을 위한 RF 파워를 사이드 파워(side power)로 제공하는 제2전원(614)이 연결된다. 또한, 척(601)에는 반도체 기판(100)의 후면에 바이어스(bias)를 인가하여 플라즈마의 직진성을 유도하는 직류 전압의 파워를 바텀 파워(bottom power)로 제공하는 제3전 원(615)이 연결된다. 또한, 공정 챔버(600)의 상측 내부에는 반응 가스를 제공하는 상측 가스 분배부(621)가 도입되고, 공정 챔버(600)의 측면 내부에 반응 가스를 제공하는 측면 가스 분배부(623)가 또한 배치된다.
도 14 및 도 7을 함께 참조하면, HDP 증착 챔버(600) 내에 반도체 기판(100)을 장착하고, 챔버(600) 내에 산소 가스를 대략 800sccm 유량으로 공급하고, 이와 함께, 헬륨 가스를 캐리어 가스로 대략 100sccm 유량으로 공급한다. 이후에, 탑 파워를 대략 7000W 인가하고, 사이드 파워를 탑 파워와 대등한 수준인 대략 7000W 인가하여, 공급된 산소 가스를 플라즈마로 여기시킨다. 이때, 플라즈마 여기를 위해 인가되는 RF 파워는 대략 500W 정도 범위에서 변동된 값으로 설정될 수도 있다. 산소 플라즈마는 이전의 식각 과정에 의해서 느슨한 구조로 변환된 실리콘 질화물층(331)을 산화시키는 반응을 수행하게 된다. 이때, 플라즈마 여기에 의한 발열은 산화 반응을 촉진하는 플라즈마 가열을 제공하게 된다. 이때, 산화 과정은 대략 100초 정도의 시간 동안 수행되어, 실리콘 질화물층(331)이 실질적으로 완전히 산화되도록 유도한다.
셀 영역(101)의 실리콘 질화물층(330)은 식각 과정에 노출되지 않아, 치밀한 결합 구조로 유지되고 있으므로 완전한 산화가 이루어지지 않을 수 있지만, 주변 영역(102) 상의 실리콘 질화물층(331)은 식각 과정에 의한 침해에 의해서 느슨한 결합 구조를 가지므로 실질적으로 완전한 산화가 이루어질 수 있다. 이러한 산화 과정에 의해서 주변 영역(102) 상의 실리콘 질화물층(331)은 제3산화물층(332)으로 전환되고, 실리콘 질화물층(331)은 실질적으로 제거된 것과 같은 결과가 도출된다.
이와 같이 주변 영역(102)의 제2트렌치(112)에 실리콘 질화물층(330)을 배제하고 실리콘 산화물의 제3산화물층(332)을 형성함으로써, 제2트렌치(112) 상에는 측벽 산화물의 제1산화물층(310) 및 제3산화물층(332)의 적층 구조의 제2라이너층(301)이 구비된다. 이와 달리, 제1트렌치(111) 상에 제1산화물층(310), 실리콘 질화물층(330) 및 제2산화물층(350)의 적층 구조의 제1라이너층(300)이 구비된다. 본 발명의 실시예에서 제2트렌치(112) 상의 제2라이너층(301)에 실리콘 질화물층(330)을 배제함으로써, 주변 영역(102)에서 실리콘 질화물(330)에의 전자 트랩(trap)을 억제하여 주변 영역(102)에 형성되는 PMOS 트랜지스터의 유효 채널 폭 감소를 억제하는 효과를 구현할 수 있다.
이러한 PMOS 트랜지스터의 유효 채널 폭 감소 억제 효과는, PMOS의 채널에 인근하는 계면 부분에서의 전자 트랩 현상이 억제될 경우에 유효하다. 따라서, 실리콘 질화물층(331)이 완전히 산화되지 않더라도, 제2트렌치(112)의 입구에 인근하는 실리콘 질화물층(331)의 부분이 산화될 경우, 실리콘 질화물에 의한 전자 트랩을 억제할 수 있다. 따라서, 제2트렌치(112)의 입구에 인근하는 실리콘 질화물층(331)의 부분이 산화되고, 바닥 부분은 충분히 산화되지 않을 경우에도 본 발명의 효과는 유효하다.
도 8을 도 14와 함께 참조하면, 제2라이너층(301) 상에 라이너 형상으로 버퍼층(421)을 실리콘 산화물을 포함하게 증착한다. 이러한 버퍼층(421)의 증착은 HDP 증착 챔버(600) 내에서 앞선 산화 과정에 인시튜로 진행될 수 있다. 버퍼층(421)은 후속되는 제2트렌치(112)를 채우는 제2소자분리층을 HDP 과정으로 증착 할 때, 제2소자분리층 내에 내부 기공이나 보이드(void)의 유발을 억제하기 위해서 도입될 수 있다. 제2라이너층(301)의 제3산화물층(332)은 앞선 식각 과정 및 산화 과정을 상당히 거친 표면을 가질 수 있다. 제3산화물층(332)은 핀홀 등이 유발된 실리콘 질화물층(331)이 산화되어 형성되므로, 실리콘 질화물층(331)의 핀홀 등에 의해 표면 거침도가 상당히 높아진 상태일 수 있다. 이러한 거친 표면은 후속되는 제2소자분리층의 증착 성장 시 제2소자분리층 내에 보이드(void)를 유발하는 원인으로 작용할 수 있다. 본 발명의 실시예에서는 버퍼층(421)을 도입함으로써, 버퍼층(421)에 의해 이러한 표면 거침도가 완화되도록 유도한다.
버퍼층(421)은 제2트렌치(112) 측벽 내부에 보이드가 형성되지 않을 두께, 예컨대, 대략 250Å 내지 350Å의 두께, 바람직하게는 대략 300Å의 두께로 형성될 수 있다. 산화 과정에 인시튜로 HDP 증착 챔버(600) 내에 산소 가스(O2), 실란 가스(SiH4) 및 헬륨 가스(He)를 포함하는 증착 소스를 공급한다.
산소 가스(O2)는 100sccm 내지 115sccm의 유량, 바람직하게는 대략 108sccm으로 측면 가스 분배부(623)를 통해 공급될 수 있다. 실란 가스(SiH4)는 측면 가스 분배부(623)를 통해 40sccm 내지 55sccm의 유량, 바람직하게 대략 47sccm의 유량으로 공급되고, 또한, 상측 가스 분배부(621)를 통해 25sccm 내지 35sccm의 유량, 바람직하게 대략 30sccm의 유량으로 공급한다. 캐리어 가스로 이용되는 헬륨 가스(He)는 측면 및 상측 가스 분배부(623, 621) 각각에서 150sccm 내지 250sccm의 유량, 바람직하게 200sccm의 유량 및 50sccm 내지 150sccm의 유량, 바람직하게 100sccm의 유량으로 공급된다.
이와 같이 증착 소스를 공급하고, 제1전원(612)을 통해 탑 파워를 7500W 내지 8500W, 바람직하게는 8000W로 인가하고, 제2전원(614)을 통해 사이드 파워를 4500W 내지 5500W, 바람직하게 대략 5000W로 인가하여 증착 소스를 플라즈마 여기하고, 제3전원(615)을 통해 바텀 파워를 450W 내지 550W, 대략 500W로 인가하여 플라즈마의 직진성을 유도한다. 이와 같이 발생된 플라즈마 소스에 의해서 제3산화물층(332)을 덮는 버퍼층(421)이 실리콘 산화물로 증착된다.
도 9 및 도 14를 참조하면, 버퍼층(421) 상에 HDP 산화물 증착 과정 중의 하나의 세부 단계로 제1증착층(423)을 대략 300Å 정도 두께로 증착한다. HDP 증착 챔버(600) 내에 산소 가스(O2)를 버퍼층(421) 형성 시 보다 작은 유량인 대략 70sccm 내지 80sccm의 유량, 바람직하게는 대략 74sccm의 유량으로 측면 가스 분배부(623)를 통해 공급한다. 실란 가스(SiH4)를 측면 가스 분배부(623)를 통해 40sccm 내지 55sccm의 유량, 바람직하게 대략 43sccm의 유량으로 공급하고, 또한, 상측 가스 분배부(621)를 통해 5sccm 내지 15sccm의 유량, 바람직하게 대략 10sccm의 유량으로 공급한다. 캐리어 가스로 이용되는 헬륨 가스(He)는 측면 가스 분배부(623)에서 250sccm 내지 350sccm의 유량, 바람직하게 300sccm의 유량으로 공급된다. 이러한 증착 소스에 수소 가스(H2)를 대략 100sccm 내지 150sccm, 바람직하게는 대략 120sccm의 유량으로 공급한다.
수소 가스를 추가적으로 공급함으로써, 증착 챔버(600) 내의 수소 분압을 상 대적으로 높여줌으로써, 실란의 분해 증착 반응이 보다 완만한 속도로 이루어지도록 유도할 수 있다. 즉, 제1증착층(423)이 바닥에서 성장되는 속도를 상대적으로 억제하여 측면에서 성장되는 속도가 상대적으로 강화되게 유도할 수 있다. 이에 따라, 제1증착층(423)의 증착이 제2트렌치(112)의 입구에서 오버행(overhang)이 유발되는 것을 보다 억제할 수 있다.
이와 같이 증착 소스를 공급하고, 제1전원(612)을 통해 탑 파워를 6500W 내지 7500W, 바람직하게는 7000W로 인가하고, 제2전원(614)을 통해 사이드 파워를 6500W 내지 7500W, 바람직하게 대략 7000W로 인가하여 증착 소스를 플라즈마 여기하고, 제3전원(615)을 통해 바텀 파워를 1900W 내지 2100W, 대략 2000W로 인가하여 플라즈마의 직진성을 유도한다. 이와 같이 발생된 플라즈마 소스에 의해서 버퍼층(421) 상에 실리콘 산화물의 제1증착층(423)이 형성된다.
도 10 및 도 14를 참조하면, 제1증착층(423)의 증착 과정에 인시튜로 제1증착층(423)의 일부 두께를 식각하는 제1건식 식각 과정을 수행한다. 제1건식 식각 과정은 제1증착층(423)의 일부 두께를 식각함으로써, 제1증착층(423)의 오버행 부분에 식각이 집중되는 현상을 이용하여 오버행을 완화시키도록 수행된다. HDP 증착 챔버(600) 내에 삼불화질소 가스(NF3), 수소 가스(H2) 및 헬륨(He) 가스를 포함하는 식각 소스를 공급하고 식각 소스를 플라즈마로 여기하여 제1건식 식각을 수행한다.
삼불화질소 가스(NF3)는 100sccm 내지 200sccm의 유량, 바람직하게는 대략 150sccm의 유량으로 공급하고, 수소 가스(H2)는 100sccm 내지 200sccm의 유량, 바람 직하게는 대략 150sccm의 유량으로 공급한다. 또한, 헬륨 가스(He)는 55sccm 내지 65sccm의 유량, 바람직하게는 대략 60sccm의 유량으로 측면 가스 분배부(623)를 통해 공급된다. 이때, 상측 가스 분배부(621)를 통해 추가의 헬륨 가스(He)를 대략 55sccm 내지 65sccm, 바람직하게는 60sccm의 유량으로 공급한다.
또한, 플라즈마를 발생시키기 위한 소스 파워는 HDP 챔버(600)의 제1전원(612)을 통해 탑 파워를 1500W 내지 2500W, 바람직하게는 2000W로 인가하고, 제2전원(614)을 통해 사이드 파워를 5500W 내지 6500W, 바람직하게는 6000W로 인가한다. 제3전원(615)을 통해 바텀 파워를 1000W 내지 1800W, 바람직하게는 1300W로 인가한다.
이러한 제1건식 식각 과정은 제1증착층(423)을 85Å 내지 95Å, 바람직하게는 80Å 두께를 식각하도록 식각 타겟(etch target)을 설정한다. 이에 따라, 제1증착층(423)은 오버행이 보다 완화되고 그 두께가 줄어든 제1증착층(424)으로 전환된다.
도 11 및 도 14를 참조하면, 제1증착층(424) 상에 제1증착층(424)의 초기 두께 보다 두꺼운 두께, 예컨대, 대략 500Å로 제2증착층(425)을 제1건식 식각 과정에 인시튜로 증착한다. 이때, 제2증착층(425)을 증착하는 과정은 제1증착층(424)을 증착하는 과정과 대등한 증착 조건으로 수행될 수 있다.
예컨대, HDP 증착 챔버(600) 내에 산소 가스(O2)를 제1증착층(424) 형성 시와 마찬가지로 대략 70sccm 내지 80sccm의 유량, 바람직하게는 대략 74sccm의 유량 으로 측면 가스 분배부(623)를 통해 공급한다. 실란 가스(SiH4)를 측면 가스 분배부(623)를 통해 40sccm 내지 55sccm의 유량, 바람직하게 대략 43sccm의 유량으로 공급하고, 또한, 상측 가스 분배부(621)를 통해 5sccm 내지 15sccm의 유량, 바람직하게 대략 10sccm의 유량으로 공급한다. 캐리어 가스로 이용되는 헬륨 가스(He)는 측면 가스 분배부(623)에서 250sccm 내지 350sccm의 유량, 바람직하게 300sccm의 유량으로 공급된다. 이러한 증착 소스에 수소 가스(H2)를 대략 100sccm 내지 150sccm, 바람직하게는 대략 120sccm의 유량으로 공급한다.
수소 가스를 추가적으로 공급함으로써, 증착 챔버(600) 내의 수소 분압을 상대적으로 높여줌으로써, 실란의 분해 증착 반응이 보다 완만한 속도로 이루어지도록 유도할 수 있다. 즉, 제2증착층(425)이 바닥에서 성장되는 속도를 상대적으로 억제하여 측면에서 성장되는 속도가 상대적으로 강화되게 유도할 수 있다. 이에 따라, 제2증착층(425)의 증착시 제2트렌치(112)의 입구에서 오버행(overhang)이 유발되는 것을 보다 억제할 수 있다.
이와 같이 증착 소스를 공급하고, 제1전원(612)을 통해 탑 파워를 6500W 내지 7500W, 바람직하게는 7000W로 인가하고, 제2전원(614)을 통해 사이드 파워를 6500W 내지 7500W, 바람직하게 대략 7000W로 인가하여 증착 소스를 플라즈마 여기하고, 제3전원(615)을 통해 바텀 파워를 1900W 내지 2100W, 대략 2000W로 인가하여 플라즈마의 직진성을 유도한다. 이와 같이 발생된 플라즈마 소스에 의해서 제1증착층(424) 상에 제2증착층(425)이 증착된다.
이후에, 제2증착층(425)의 증착 과정에 인시튜로 제2증착층(425)의 일부 두께, 예컨대, 대략 80Å 두께를 식각 제거하는 제2건식 식각 과정을 수행한다. 제2건식 식각 과정은 제2증착층(425)의 일부 두께를 식각함으로써, 제2증착층(425)의 오버행 부분에 식각이 집중되는 현상을 이용하여 오버행을 완화시키도록 수행된다. HDP 증착 챔버(600) 내에 삼불화질소 가스(NF3), 수소 가스(H2) 및 헬륨(He) 가스를 포함하는 식각 소스를 공급하고 식각 소스를 플라즈마로 여기하여 제2건식 식각을 수행한다.
제1건식 식각 과정에서와 마찬가지로, 삼불화질소 가스(NF3)는 100sccm 내지 200sccm의 유량, 바람직하게는 대략 150sccm의 유량으로 공급하고, 수소 가스(H2)는 100sccm 내지 200sccm의 유량, 바람직하게는 대략 150sccm의 유량으로 공급한다. 또한, 헬륨 가스(He)는 55sccm 내지 65sccm의 유량, 바람직하게는 대략 60sccm의 유량으로 측면 가스 분배부(623)를 통해 공급된다. 이때, 상측 가스 분배부(621)를 통해 추가의 헬륨 가스(He)를 대략 55sccm 내지 65sccm, 바람직하게는 60sccm의 유량으로 공급한다.
또한, 플라즈마를 발생시키기 위한 소스 파워는 HDP 챔버(600)의 제1전원(612)을 통해 탑 파워를 1500W 내지 2500W, 바람직하게는 2000W로 인가하고, 제2전원(614)을 통해 사이드 파워를 5500W 내지 6500W, 바람직하게는 6000W로 인가한다. 제3전원(615)을 통해 바텀 파워를 1000W 내지 1800W, 바람직하게는 1300W로 인가한다.
이러한 제2건식 식각 과정은 제2증착층(425)을 85Å 내지 95Å, 바람직하게는 80Å 두께를 식각하도록 식각 타겟(etch target)을 설정한다. 이에 따라, 제2증착층(425)은 오버행이 보다 완화되고 그 두께가 줄어든 제2증착층(426)으로 전환된다. 이러한 제2증착층(425)을 증착하고 그 두께를 일부 제거하는 제2식각 과정을 다수 번 반복하여, 도 12에 제시된 바와 같이, 두께가 감소된 제2증착층(246) 상에 제3증착층(428)을 형성한다. 이때, 제3증착층(428)을 형성하는 과정은 제2증착층 증착 및 제2식각 과정이 적어도 5번 정도 반복하여 형성된다. 이와 같이 제3증착층(428)을 형성하는 증착 - 식각 과정을 다수 번 반복함으로써, 제2트렌치(112)를 유효하게 채우는 갭 채움 특성을 개선하고, 증착 시 나노 보이드(nano void)의 발생을 억제하기 위해서이다.
이와 같은 과정에 의해 제2트렌치(112)를 채우는 제2소자분리층(420)을 형성한다. 따라서, 제2소자분리층(420)은 버퍼층(421), 제1식각된 제1증착층(424), 제2식각된 제2증착층(426) 및 제3증착층(428)을 적층 구조를 포함할 수 있다. 제2소자분리층(420)은 이와 같이 HDP 과정에 의해 형성된 산화물을 포함하여 구성되므로, 추가적인 열처리 또는 어닐링(annealing) 과정을 수행하여 반복된 증착 또는 식각 과정 등에서 유발된 스트레스 등을 완화시킬 수 있다.
이후에, 도 13에 제시된 바와 같이, 제2소자분리층(420)을 평탄화(planarization)하여 개별 제2트렌치(112)들을 각각 채우는 패턴들로 분리한다. 이러한 평탄화는 화학기계적연마(CMP: Chemical Mechanical Polishing)를 이용하여, 하부의 질화물층패드(230)이나 또는 그 상의 제1라이너층(300)의 실리콘 질화 물층(330) 부분의 표면이 노출되게 CMP 연마하는 과정으로 이루어질 수 있다.
본 발명의 실시예에서는 디램 메모리 소자의 디자인 룰이 50㎚ 이하로 축소됨에 따라 셀 영역의 소자분리를 위한 제1트렌치를 채우기 위해서, 갭 채움 특성이 상대적으로 우수한 SOD를 이용하여 갭 채움을 이룬다. 이후에, PMOS 트랜지스터의 HEIP과 같이 전기적으로 문제가 되고 있는 주변 영역에서의 라이너 질화물층을 HDP 공정 중에 제거하고, 증착과 식각을 짧은 주기로 반복하여 갭 채움 특성과 나노 보이드 형성을 억제하며 제2트렌치를 채운다. 이에 따라, 셀 영역과 주변 영역에서 서로 다른 구조의 소자분리 구조를 가지는 반도체 소자를 제시하여, 보다 안정적인 소자분리 특성의 구현과 함께 PMOS 트랜지스터의 특성 열화를 억제할 수 있다.
또한, 본 발명의 실시예에서는 주변 영역의 제2트렌치를 SOD로 채우지 않고, HDP 산화물로 채우고 있으므로, SOD에 의해 유발되는 스트레스(stress)에 의해 제2트렌치에 인근하는 활성 영역에 실리콘 전위(dislocation)의 유발 및 슬립(slip) 현상의 유발을 억제할 수 있다. SOD를 큐어링하는 과정에 적용되는 대략 350℃ 내지 850℃ 정도의 열처리(annealing) 과정에서, SOD의 수축에 따른 압축 스트레스(compressive stress)가 제2트렌치에 인가될 수 있다. 셀 영역의 제1트렌치에 비해 주변 영역의 제2트렌치는 더 넓은 선폭을 가지게 형성되므로, 이러한 스트레스는 제2트렌치에 상당하게 집중되게 된다.
이러한 제2트렌치에 인가되는 압축 스트레스에 의해서 인접하는 활성 영역의 실리콘 결정 구조에서 전위(dislocation)가 유발되며, 전위의 발생에 의해서 실리콘 결정의 면 방향으로 슬립(slip) 현상이 유발되게 된다. 이러한 전위에 의한 슬 립 현상은 활성 영역이 트랜지스터의 채널로 작용하는 데 큰 장애를 유발하게 된다. 본 발명의 실시예에서는 제2트렌치에 SOD가 적용되지 않으므로, 이러한 스트레스 집중에 따른 실리콘 전위 및 슬립 현상을 억제할 수 있다. 한편, 셀 영역의 제1트렌치의 경우 실리콘 질화물 라이너가 유지되므로, 실리콘 질화물에 유발되는 열처리 온도에 따른 인장 스트레스(tensile stress)가 SOD의 압축 스트레스를 보상하게 유도할 수 있다. 따라서, 셀 영역에서 실리콘 전위 발생 및 슬립 현상 발생을 유효하게 억제될 수 있다.
도 1 및 도 2는 피모스(PMOS) 트랜지스터의 핫전자유기 펀치쓰루(HEIP)를 설명하기 위해서 개략적으로 도시한 도면들이다.
도 3 내지 도 13은 본 발명의 실시예에 따른 메모리 소자의 소자분리 구조 및 형성 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 14는 본 발명의 실시예에 따른 고밀도플라즈마(HDP) 증착 챔버(chamber)를 설명하기 위해서 개략적으로 도시한 도면이다.

Claims (17)

  1. 반도체 기판의 셀(cell) 영역에 제1트렌치(trench) 및 주변(peripheral) 영역에 제2트렌치를 형성하는 단계;
    상기 제1 및 제2트렌치 표면 상에 실리콘 질화물층을 포함하는 라이너(liner)층을 형성하는 단계;
    상기 라이너층 상에 상기 제1 및 제2트렌치를 채우는 유동성 절연층을 포함하여 제1소자분리층을 형성하는 단계;
    상기 제2트렌치를 채우는 제1소자분리층 부분을 선택적으로 제거하는 단계;
    상기 제1소자분리층의 선택적 제거에 의해 노출되는 상기 제2트렌치 상의 상기 실리콘 질화물층을 산화시키는 단계; 및
    상기 제2트렌치를 채우는 제2소자분리층을 형성하는 단계를 포함하는 메모리 소자의 소자분리 형성 방법.
  2. 제1항에 있어서,
    상기 제1트렌치(trench)는 엔모스(NMOS) 트랜지스터의 채널(channel)이 형성될 상기 반도체 기판의 제1활성 영역(active region)을 설정하게 형성되고,
    상기 제2트렌치는 상기 제1트렌치의 폭에 비해 넓은 폭을 가지고 피모스(PMOS) 트랜지스터의 채널이 형성될 상기 반도체 기판의 제2활성 영역을 설정하게 형성되는 메모리 소자의 소자분리 형성 방법.
  3. 제1항에 있어서,
    상기 유동성 절연층은 폴리실라잔(polysilazane) 계열의 스핀온유전물(SOD)을 포함하여 형성되는 메모리 소자의 소자분리 형성방법.
  4. 제1항에 있어서,
    상기 라이너층을 형성하는 단계는
    상기 제1 및 제2트렌치의 표면을 산화시켜 측벽 산화물층을 형성하는 단계;
    상기 측벽 산화물층 상에 상기 실리콘 질화물층을 증착하는 단계; 및
    상기 실리콘 질화물층 상에 실리콘 산화물층을 증착하는 단계를 포함하고
    상기 제1소자분리층 부분의 제거 단계에서 상기 제2트렌치 상의 상기 실리콘 산화물층은 함께 제거되는 메모리 소자의 소자분리 형성방법.
  5. 제1항에 있어서,
    상기 제1소자분리층을 선택적으로 제거하는 단계는
    상기 제1소자분리층의 상기 제1트렌치를 채우는 부분을 가리고, 상기 제1소자분리층의 상기 제2트렌치를 채우는 부분을 노출하는 마스크(mask)를 형성하는 단계;
    상기 마스크에 의해 노출된 상기 제1소자분리층의 상기 제2트렌치를 채우는 부분을 습식 식각하는 단계; 및
    상기 습식 식각을 상기 라이너층의 상기 실리콘 질화물층이 노출된 후 종료하는 단계를 포함하는 메모리 소자의 소자분리 형성방법.
  6. 제1항에 있어서,
    상기 실리콘 질화물층을 산화시키는 단계는
    상기 실리콘 질화물층 상에 산소 가스를 포함하는 산화 가스를 제공하고 플라즈마 여기시켜 상기 산소 플라즈마에 의해 상기 실리콘 질화물층이 산화되게 수행되는 메모리 소자의 소자분리 형성 방법.
  7. 제6항에 있어서,
    상기 산소 플라즈마에 의한 산화 과정에 인시튜(insitu)로 상기 제2소자분리층을 고밀도플라즈마(HDP) 산화물로 증착하는 단계를 수행하는 메모리 소자의 소자분리 형성 방법.
  8. 반도체 기판의 셀(cell) 영역에 제1트렌치(trench) 및 주변(peripheral) 영역에 제2트렌치를 형성하는 단계;
    실리콘 질화물층을 포함하는 라이너(liner)층을 상기 제1 및 제2트렌치 표면 상에 형성하는 단계;
    상기 라이너층 상에 상기 제1 및 제2트렌치를 채우는 폴리실라잔(polysilazane) 계열의 스핀온유전물(SOD)층을 형성하는 단계;
    상기 제2트렌치를 채우는 스핀온유전물(SOD)층 부분을 선택적으로 제거하는 단계;
    상기 스핀온유전물(SOD)층의 선택적 제거에 의해 노출되는 상기 제2트렌치 상의 상기 실리콘 질화물층을 산소 플라즈마 및 상기 플라즈마에 의한 가열에 의해 산화시키는 단계; 및
    상기 제2트렌치를 채우는 고밀도플라즈마(HDP) 산화물층을 증착하는 단계를 포함하는 메모리 소자의 소자분리 형성 방법.
  9. 제8항에 있어서,
    상기 제1트렌치(trench)는 엔모스(NMOS) 트랜지스터의 채널(channel)이 형성될 상기 반도체 기판의 제1활성 영역(active region)을 설정하게 형성되고,
    상기 제2트렌치는 상기 제1트렌치의 폭에 비해 넓은 폭을 가지고 피모스(PMOS) 트랜지스터의 채널이 형성될 상기 반도체 기판의 제2활성 영역을 설정하게 형성되는 메모리 소자의 소자분리 형성 방법.
  10. 제8항에 있어서,
    상기 라이너층을 형성하는 단계는
    상기 제1 및 제2트렌치의 표면을 산화시켜 측벽 산화물층을 형성하는 단계;
    상기 측벽 산화물층 상에 상기 실리콘 질화물층을 증착하는 단계; 및
    상기 실리콘 질화물층 상에 실리콘 산화물층을 증착하는 단계를 포함하고,
    상기 실리콘 산화물층의 상기 제2트렌치에 위치하는 부분은 상기 제2트렌치를 채우는 상기 스핀온유전물(SOD)층 부분을 선택적으로 제거하는 단계에서 함께 제거되는 메모리 소자의 소자분리 형성방법.
  11. 제8항에 있어서,
    상기 스핀온유전물(SOD)층을 선택적으로 제거하는 단계는
    상기 스핀온유전물(SOD)층의 상기 제1트렌치를 채우는 부분을 가리고, 상기 스핀온유전물(SOD)층의 상기 제2트렌치를 채우는 부분을 노출하는 마스크(mask)를 형성하는 단계;
    상기 마스크에 의해 노출된 상기 스핀온유전물(SOD)층의 상기 제2트렌치를 채우는 부분을 습식 식각하는 단계; 및
    상기 습식 식각을 상기 라이너층의 상기 실리콘 질화물층이 노출된 후 종료하는 단계를 포함하는 메모리 소자의 소자분리 형성방법.
  12. 제8항에 있어서,
    상기 실리콘 질화물층을 산화시키는 단계는
    상기 고밀도플라즈마 산화물층을 증착하는 단계 이전에 인시튜(insitu)로 상기 실리콘 질화물층 상에 산소 가스를 포함하는 산화 가스를 제공하고 플라즈마 여기시켜 상기 산소 플라즈마에 의해 상기 실리콘 질화물층이 산화되게 수행되는 메모리 소자의 소자분리 형성 방법.
  13. 엔모스(NMOS) 트랜지스터의 채널(channel)이 형성될 제1활성 영역(active region)을 설정하게 셀(cell) 영역에 형성된 제1트렌치(trench) 및 피모스(PMOS) 트랜지스터의 채널이 형성될 제2활성 영역을 설정하게 주변(peripheral) 영역에 형성된 제2트렌치를 포함하는 반도체 기판;
    상기 제1트렌치 표면 상에 실리콘 질화물층을 포함하여 형성된 제1라이너(liner)층;
    상기 제1라이너층 상에 상기 제1트렌치를 채우게 형성된 유동성 절연층;
    상기 제2트렌치 표면 상에 산화물층을 포함하여 형성된 제2라이너층; 및
    상기 제2라이너층 상에 상기 제2트렌치를 채우게 형성된 고밀도플라즈마 산화물층을 포함하는 메모리 소자의 소자분리 구조.
  14. 제13항에 있어서,
    상기 제2트렌치는 상기 제1트렌치에 비해 넓은 선폭을 가지는 메모리 소자의 소자분리 구조.
  15. 제13항에 있어서,
    상기 유동성 절연층은 폴리실라잔(polysilazane) 계열의 스핀온유전물(SOD)층을 포함하는 메모리 소자의 소자분리 구조.
  16. 제13항에 있어서,
    상기 제1라이너층은
    상기 실리콘 질화물층과 상기 제1트렌치 표면과의 계면에 상기 제1트렌치의 표면을 산화시켜 형성된 측벽 산화물층; 및
    상기 실리콘 질화물층 상에 증착된 실리콘 산화물층을 포함하는 메모리 소자의 소자분리 구조.
  17. 제13항에 있어서,
    상기 제2라이너층은
    상기 실리콘 실리콘층과 상기 제2트렌치 표면과의 계면에 상기 제2트렌치의 표면을 산화시켜 형성된 측벽 산화물층; 및
    실리콘 질화물층의 산소 플라즈마 산화에 의해 형성된 산화물층을 포함하는 메모리 소자의 소자분리 구조.
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