JPS6074452A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6074452A JPS6074452A JP18212183A JP18212183A JPS6074452A JP S6074452 A JPS6074452 A JP S6074452A JP 18212183 A JP18212183 A JP 18212183A JP 18212183 A JP18212183 A JP 18212183A JP S6074452 A JPS6074452 A JP S6074452A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 15
- 230000003647 oxidation Effects 0.000 claims abstract description 11
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 10
- 230000001590 oxidative effect Effects 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052710 silicon Inorganic materials 0.000 abstract description 12
- 239000010703 silicon Substances 0.000 abstract description 12
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052681 coesite Inorganic materials 0.000 abstract description 7
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 7
- 229910052682 stishovite Inorganic materials 0.000 abstract description 7
- 229910052905 tridymite Inorganic materials 0.000 abstract description 7
- 239000000377 silicon dioxide Substances 0.000 abstract 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 239000011810 insulating material Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 241000257465 Echinoidea Species 0.000 description 1
- 229910005091 Si3N Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76281—Lateral isolation by selective oxidation of silicon
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- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置特に高密度・高速度化を図った半導
体装置の製造方法に関するものである。
体装置の製造方法に関するものである。
従来例の構成とその問題点
半導体装置の高密度・高速化を図るため、絶縁分離ある
いN’、 S OS (St l i con on
5aphire)の研究が活発に行なわわている。
いN’、 S OS (St l i con on
5aphire)の研究が活発に行なわわている。
本発明者らに1バイポーラ、MOSを問わす島領域の側
面及び底部も絶縁物化する方法をすてIBI捉案してい
る。その一つの実施例を第1図a−fに示す。第1図a
において、1+;IVことえ―゛p型111シリコン基
板、2u、熱酸化1模、3i+耐酸化性被膜l(とえは
窒化ケイ素膜(Si3N4膜)である、。
面及び底部も絶縁物化する方法をすてIBI捉案してい
る。その一つの実施例を第1図a−fに示す。第1図a
において、1+;IVことえ―゛p型111シリコン基
板、2u、熱酸化1模、3i+耐酸化性被膜l(とえは
窒化ケイ素膜(Si3N4膜)である、。
4ilSJ:分離領域となる所を選JR的に開1−1シ
ーそこからシリコン基板を工1.ヂングした開1−1部
である。このエツチングの方法は異方性の強いトライエ
・ノチング法たとえは反応性イオンエツチング(RIE
)を用いて行ない、垂直KP型ノリコン基板1を所定量
エツチングしている。その後、開に1部の表面に熱酸化
膜5を形成して、それから全面にS l 3N4膜6を
形成している(第1図b)。
ーそこからシリコン基板を工1.ヂングした開1−1部
である。このエツチングの方法は異方性の強いトライエ
・ノチング法たとえは反応性イオンエツチング(RIE
)を用いて行ない、垂直KP型ノリコン基板1を所定量
エツチングしている。その後、開に1部の表面に熱酸化
膜5を形成して、それから全面にS l 3N4膜6を
形成している(第1図b)。
第1図Cにおいては、異方性の強いドライエツチング法
でSi3N4膜3−にに形成されたb l 3N4膜6
及び開口部4の底面に形成された熱酸化膜6、S s
3N4膜6をエツチングして、開口1部40側面にのみ
熱酸化膜5.513N4膜6を自己整合的に残している
。その後、等1的なエツチング法/こと乏−シ[ウニ、
トエノチングを用いてp型シリコン基板1をエツチング
して横方向にED部7を形成する(第1図d)。
でSi3N4膜3−にに形成されたb l 3N4膜6
及び開口部4の底面に形成された熱酸化膜6、S s
3N4膜6をエツチングして、開口1部40側面にのみ
熱酸化膜5.513N4膜6を自己整合的に残している
。その後、等1的なエツチング法/こと乏−シ[ウニ、
トエノチングを用いてp型シリコン基板1をエツチング
して横方向にED部7を形成する(第1図d)。
第1図eにおいては、p型シリコン基板1を選択酸化し
て熱酸化膜8,8′ を形成している。この熱酸化膜8
,8′ は島領域(図中aで示す部分)が狭いと完全に
くっついて、島領域9の底面を完全に覆うことになる。
て熱酸化膜8,8′ を形成している。この熱酸化膜8
,8′ は島領域(図中aで示す部分)が狭いと完全に
くっついて、島領域9の底面を完全に覆うことになる。
その後、開口部4を絶縁物たとえばCVDで形成された
S 102膜10で充でんすることにより島領域9は完
全に絶縁物8.8’。
S 102膜10で充でんすることにより島領域9は完
全に絶縁物8.8’。
10で覆われる(第1図f)1、
このように本発明者らが提案した方法を用いると島領域
は側面及び底面両方とも絶縁物て囲1i、完全に絶縁分
離することができる。しかしながら、この方法にも欠点
がある。そi7は第1図eにおいて、熱酸化膜8,8′
を形成する際、体積膨張により、S 13N411ψ
6が1一方向に持ち1−げらI+、酸化膜8,8′ が
上方向にも形成されてしまうことである。(図中11で
示す部分)。この上方向V(形成さ)1だ酸化膜は島領
域9の深さに不均−f1を/1−じさせ特に島領域9の
端部において浅くなり、仁の島領域に形成さhるデバイ
スのlh−性たとえ超耐圧等を劣什させる原因とな−っ
てし1う。
は側面及び底面両方とも絶縁物て囲1i、完全に絶縁分
離することができる。しかしながら、この方法にも欠点
がある。そi7は第1図eにおいて、熱酸化膜8,8′
を形成する際、体積膨張により、S 13N411ψ
6が1一方向に持ち1−げらI+、酸化膜8,8′ が
上方向にも形成されてしまうことである。(図中11で
示す部分)。この上方向V(形成さ)1だ酸化膜は島領
域9の深さに不均−f1を/1−じさせ特に島領域9の
端部において浅くなり、仁の島領域に形成さhるデバイ
スのlh−性たとえ超耐圧等を劣什させる原因とな−っ
てし1う。
発明の目的
本発明はこのような問題に鑑み、第1図の方法によって
生じた上方向への酸化を防き、島領域の深さの不均一・
性特に島領域端部での不均一性を少なくする31′導体
装置の製造方法を提供するものである。
生じた上方向への酸化を防き、島領域の深さの不均一・
性特に島領域端部での不均一性を少なくする31′導体
装置の製造方法を提供するものである。
発明の構成
本発明はシリコン基板を垂直に開りし/ζ開開11+7
)JlIffiK熱酸化JII、813N4 El 、
CV D S i02膜を残した後、シリコン基板を
等1的にエツチング、熱酸化することにより、Si3N
4膜の上方向への持ち上がりを防ぎ、均一な深さの島領
域を形成して、島領域の側面及び底面もすべて酸化膜で
mうことを可能とするものである。
)JlIffiK熱酸化JII、813N4 El 、
CV D S i02膜を残した後、シリコン基板を
等1的にエツチング、熱酸化することにより、Si3N
4膜の上方向への持ち上がりを防ぎ、均一な深さの島領
域を形成して、島領域の側面及び底面もすべて酸化膜で
mうことを可能とするものである。
実施例の説明
第2図a−fとともに本発明の一実施例にががる製造方
法を示す。第2図aにおいて、21はp型111シリコ
ン基板、22は熱酸化膜、23は813N4膜であり、
24は分離領域となる所を選択的に異方性の強いドライ
エツチング法で開口部である。その後、開口部24の表
面に熱酸化膜25を600人形成し、全面にS r 3
N4膜26を1200人形成する。更に全面に本発明の
特徴であるCVD法によるS i02膜27を2000
−5000人形成する(第2図b)。第3図Cにおいて
は異方性の強いドライエツチング法にて、Si3N4膜
23上に形成すれfc 813N4膜26 、 CV
D S i 02膜27及びシリコン基板の開口部24
の底面に形成された熱酸化膜2 is 、 5t3N4
膜26 、 CV D S 102膜27をエツチング
する。このエツチングで開口部24の側面にのみ、熱酸
化膜26 、 Si3N4膜26゜CV D S 10
2膜2了が自己整合的に残ることになる。
法を示す。第2図aにおいて、21はp型111シリコ
ン基板、22は熱酸化膜、23は813N4膜であり、
24は分離領域となる所を選択的に異方性の強いドライ
エツチング法で開口部である。その後、開口部24の表
面に熱酸化膜25を600人形成し、全面にS r 3
N4膜26を1200人形成する。更に全面に本発明の
特徴であるCVD法によるS i02膜27を2000
−5000人形成する(第2図b)。第3図Cにおいて
は異方性の強いドライエツチング法にて、Si3N4膜
23上に形成すれfc 813N4膜26 、 CV
D S i 02膜27及びシリコン基板の開口部24
の底面に形成された熱酸化膜2 is 、 5t3N4
膜26 、 CV D S 102膜27をエツチング
する。このエツチングで開口部24の側面にのみ、熱酸
化膜26 、 Si3N4膜26゜CV D S 10
2膜2了が自己整合的に残ることになる。
その後、等1的なエツチングたとえばウェットエツチン
グでシリコン基板1を横方向に0.6〜1−511mエ
ツチングして開L1部28を形成する(第2図d)。第
2図eにおいては、選択酸化により酸化膜29と29′
がくつつくようにして、島領域3oを形成する。この時
、s j3N42 eの内側にはCV D S 102
膜27が2000〜5000人形成されているので、酸
化膜形成時の体積膨張によるS l 3N426の上方
向への持ち上がりd、非常に少なくなり、島領域30の
端部において、酸化膜29.29’id上刃向へはほと
んど形成されない。
グでシリコン基板1を横方向に0.6〜1−511mエ
ツチングして開L1部28を形成する(第2図d)。第
2図eにおいては、選択酸化により酸化膜29と29′
がくつつくようにして、島領域3oを形成する。この時
、s j3N42 eの内側にはCV D S 102
膜27が2000〜5000人形成されているので、酸
化膜形成時の体積膨張によるS l 3N426の上方
向への持ち上がりd、非常に少なくなり、島領域30の
端部において、酸化膜29.29’id上刃向へはほと
んど形成されない。
それ故、島領域3oが端17(iで(曳くなること(l
」、なく、島領域30の深さの均一性は大幅に改善さ]
することになる。
」、なく、島領域30の深さの均一性は大幅に改善さ]
することになる。
その後、埋込法によって開口部24にCV D S 1
02膜31を充てんする(第2図f)。これで、島領域
30は側面及び底面もすべて酸化膜で覆われ、完全に絶
縁物で分離され、島領域の深さも端部で浅くなるという
こともなくなる。
02膜31を充てんする(第2図f)。これで、島領域
30は側面及び底面もすべて酸化膜で覆われ、完全に絶
縁物で分離され、島領域の深さも端部で浅くなるという
こともなくなる。
この島領域にバイポーラTrあるいけMO8Trを形成
すればデバイスが完成する。
すればデバイスが完成する。
以上述べてきたように、本発明は/ソコン開に1部の側
面K S 13N4膜、 CVD 8102膜を残し、
シリコン基板を等力的に一主ソテング、酸化する際、5
13N4膜の内側にCV D S i02膜が形成され
ているため、酸化における体積膨張によるSi3N4膜
の上方向への持ち上がりは少なく、酸化膜も上方向へは
ほとんど形成されない。それ故、島領域の端部において
深さが浅くなることもなく、この島領域に形成されるデ
バイスの特性等が劣化することもない。
面K S 13N4膜、 CVD 8102膜を残し、
シリコン基板を等力的に一主ソテング、酸化する際、5
13N4膜の内側にCV D S i02膜が形成され
ているため、酸化における体積膨張によるSi3N4膜
の上方向への持ち上がりは少なく、酸化膜も上方向へは
ほとんど形成されない。それ故、島領域の端部において
深さが浅くなることもなく、この島領域に形成されるデ
バイスの特性等が劣化することもない。
発明の効果
以」二のように、本発明は島領域の側面及び底面も絶縁
物で酸化することにより、デバイスの寄生容量を極力小
さくするととがてき、島領域の端部で深さが浅くなるこ
ともなく、デバイスの特性等を安定させることができる
ので、高密度・高速化を図った半導体装置の製造方法に
犬きく寄−1jし、寸だ工業的にも非常に価値の高いも
のである3、
物で酸化することにより、デバイスの寄生容量を極力小
さくするととがてき、島領域の端部で深さが浅くなるこ
ともなく、デバイスの特性等を安定させることができる
ので、高密度・高速化を図った半導体装置の製造方法に
犬きく寄−1jし、寸だ工業的にも非常に価値の高いも
のである3、
第1図a−fは本発明者らが別に提案した分離方法を用
いた半導体装置の要部製造J:稈断面図、第2図a−f
i1本発明の一実施例にかかる半導体装置の要部製造工
程断面図である。 21− /リコン基板、24−・・ シリコン基板を垂
直にエツチングした開[」部、26・ Si3N4膜、
27 −CV D S 102膜、28 ンIJ ml
7基板を等方的にエツチングした開]■1部、29.
29’・・酸化膜、30−・島領域。 イリJトへの氏名 弁理士 中 1−d 敏 男 l6
−1a・1名第1図 第1図 第2図 第2図 q29
いた半導体装置の要部製造J:稈断面図、第2図a−f
i1本発明の一実施例にかかる半導体装置の要部製造工
程断面図である。 21− /リコン基板、24−・・ シリコン基板を垂
直にエツチングした開[」部、26・ Si3N4膜、
27 −CV D S 102膜、28 ンIJ ml
7基板を等方的にエツチングした開]■1部、29.
29’・・酸化膜、30−・島領域。 イリJトへの氏名 弁理士 中 1−d 敏 男 l6
−1a・1名第1図 第1図 第2図 第2図 q29
Claims (2)
- (1)半導体基体−1−に形成された第1の耐酸化性被
膜をマスクとして前記半導体基体に第1の開口部を形成
する工程と、第2の耐酸化性被膜及び絶縁膜を前記半導
体基体」二に形成する工程と、異方性エツチングにより
前記第1の開口部側面に前記第2の耐酸化性被膜及び絶
縁膜を残存させる工程と、前記第1の開口部底部から前
記半導体基体を工。 チングし第2の開口部を形成する工程と、前記第1、第
2の耐酸化性被膜をマスクとして酸化性雰囲気で前記半
導体基体を熱処理して、前記第2の開口部に酸化膜を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。 - (2) 酸化物により充たされた第2の開]」部が、隣
接し/こ第2の開口部と酸化物を介して接続されること
を特徴とするtll−約請求の範囲第1項記載の半導体
装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18212183A JPS6074452A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置の製造方法 |
US06/652,096 US4615746A (en) | 1983-09-29 | 1984-09-19 | Method of forming isolated island regions in a semiconductor substrate by selective etching and oxidation and devices formed therefrom |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18212183A JPS6074452A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6074452A true JPS6074452A (ja) | 1985-04-26 |
Family
ID=16112694
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18212183A Pending JPS6074452A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6074452A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62291940A (ja) * | 1986-06-12 | 1987-12-18 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS63151047A (ja) * | 1986-12-16 | 1988-06-23 | Matsushita Electric Ind Co Ltd | Mos型半導体装置の製造方法 |
US6110798A (en) * | 1996-01-05 | 2000-08-29 | Micron Technology, Inc. | Method of fabricating an isolation structure on a semiconductor substrate |
US6465865B1 (en) | 1996-01-05 | 2002-10-15 | Micron Technology, Inc. | Isolated structure and method of fabricating such a structure on a substrate |
EP1324382A1 (en) * | 2001-12-28 | 2003-07-02 | STMicroelectronics S.r.l. | Process for manufacturing an SOI wafer by annealing and oxidation of buried channels |
US7071073B2 (en) | 2001-12-28 | 2006-07-04 | Stmicroelectronics S.R.L. | Process for manufacturing low-cost and high-quality SOI substrates |
US7294536B2 (en) | 2000-07-25 | 2007-11-13 | Stmicroelectronics S.R.L. | Process for manufacturing an SOI wafer by annealing and oxidation of buried channels |
Citations (4)
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