JPS60150642A - 相補型半導体装置及びその製造方法 - Google Patents
相補型半導体装置及びその製造方法Info
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- JPS60150642A JPS60150642A JP59005706A JP570684A JPS60150642A JP S60150642 A JPS60150642 A JP S60150642A JP 59005706 A JP59005706 A JP 59005706A JP 570684 A JP570684 A JP 570684A JP S60150642 A JPS60150642 A JP S60150642A
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- groove
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- cavity
- grooves
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型半導体装置及びその製造方法に関し、特
に相補型半導体装置の素子分離技術に係る。
に相補型半導体装置の素子分離技術に係る。
従来、半導体装置の素子分離技術しては窒化シリコン膜
を耐酸化性マスクとして利用する選択酸化法（Ｌｏｃｏ
ｓ法）が最も一般的に使用されている。この方法で相補
型ＭＯ８（ＣＭＯ８）半導体装置の素子分１箒を行なう
と第１図に示すようになる。
を耐酸化性マスクとして利用する選択酸化法（Ｌｏｃｏ
ｓ法）が最も一般的に使用されている。この方法で相補
型ＭＯ８（ＣＭＯ８）半導体装置の素子分１箒を行なう
と第１図に示すようになる。
図中１は例えばｎ型シリコン基板て尾〕す、この基板１
表面にＩｄ： ｐ型ウェル領域２が選択的に設けられて
いる。ウェル領域２以外のノ、（板１とウェル領域２と
の間の表面にＩ′：１、電化シリコン膜をマスクとする
選択酸化法によりフィールド酸化膜３．・・・が形成さ
ｉｌている。ウニ／Ｌ”’＋ｆ（’、ｌ＄、 ２以外の
基板１上にはケ゛−１・酸化月泉４１を介してダート電
極５１が形成され、基板１表面にＣ」、ケ゛−ト電極５
．をマスクとするイオン注入によりｐ＋型ソース、ドレ
イン領域６，７が形成されており、これらによってｐチ
ャネルＰ〕ＩＯ８）ランジスタが構成されている。ウェ
ル領域２−ヒ（Ｃはケ“−熱酸化膜４□を介してケ゛−
ト電棒５２が形成さｌＬ。
表面にＩｄ： ｐ型ウェル領域２が選択的に設けられて
いる。ウェル領域２以外のノ、（板１とウェル領域２と
の間の表面にＩ′：１、電化シリコン膜をマスクとする
選択酸化法によりフィールド酸化膜３．・・・が形成さ
ｉｌている。ウニ／Ｌ”’＋ｆ（’、ｌ＄、 ２以外の
基板１上にはケ゛−１・酸化月泉４１を介してダート電
極５１が形成され、基板１表面にＣ」、ケ゛−ト電極５
．をマスクとするイオン注入によりｐ＋型ソース、ドレ
イン領域６，７が形成されており、これらによってｐチ
ャネルＰ〕ＩＯ８）ランジスタが構成されている。ウェ
ル領域２−ヒ（Ｃはケ“−熱酸化膜４□を介してケ゛−
ト電棒５２が形成さｌＬ。
ウェル領域２表面にはダート電極５□をマスクとするイ
オン注入により計型ソース、ドレイン領域８．９が形成
されており、これらによってｎチャネルＭＯＳ ）ラン
ジスタが構成されている。
オン注入により計型ソース、ドレイン領域８．９が形成
されており、これらによってｎチャネルＭＯＳ ）ラン
ジスタが構成されている。
しかし、ＣＭＯ８においてはラッチアップを防止するた
めに、ｎ＋型不純物領域とｐ＋型不純物領域との間に一
定以上の間隔を設ける必要があり、選択酸化法（Ｌｏｃ
ｏｓ法）を用いた場合ウェル領域２を分離するためのフ
ィールド酸化膜３の幅は通常６μｍ以上となっている。
めに、ｎ＋型不純物領域とｐ＋型不純物領域との間に一
定以上の間隔を設ける必要があり、選択酸化法（Ｌｏｃ
ｏｓ法）を用いた場合ウェル領域２を分離するためのフ
ィールド酸化膜３の幅は通常６μｍ以上となっている。
このため、素子の高隼積化に対して大きな障害となって
いる。
いる。
そこで、第２図（ａ）〜（ｃ）に示すような素子分離技
術が提案されている。まず、例えばｎ型シリコン基板１
１の一部に選択的にウェル領域形成のために例えばボロ
ンをイオン注入し、ボロンイオン注入層１２を形成した
後、異方性エツチングによシ基板１ノの一部を選択的に
エツチングして深い溝１３．・・・を形成する（第２図
（ａ）図示）。次いで、熱処理を行ない前記ボロンイオ
ン注入層Ｉ２のぜロンを拡散させてｐ型ウェル領域１４
を形成する。つづいて、全面に例えばＣＶＤ酸化膜を堆
積した後、全面エツチングして前記溝１３．・・・内に
のみＣＶＤ酸化膜１５．・・・を埋設し素子分離を行な
う（同図（１））図示）。次いで、通常の工程に従い、
ウェル領域１４以外の基板１ノ」二にケ゛−ト酌化膜１
６１を介してケ゛−１電極ノア１を形成し、ケ゛−１−
電極１７．をマスクとするイオン注入によりｐ十型ソー
ス、ドレイン領域１８．１９を形成する。寸だ、ウェル
領域１４上にケ°−ト酸化膜１６□を介してケ゛−ト電
極１７□を形成し、ケ゛−ト電棒１７□をマスクとする
イオン注入によりｎ型ソース、ドレイン領域２０．２１
を形成する。
術が提案されている。まず、例えばｎ型シリコン基板１
１の一部に選択的にウェル領域形成のために例えばボロ
ンをイオン注入し、ボロンイオン注入層１２を形成した
後、異方性エツチングによシ基板１ノの一部を選択的に
エツチングして深い溝１３．・・・を形成する（第２図
（ａ）図示）。次いで、熱処理を行ない前記ボロンイオ
ン注入層Ｉ２のぜロンを拡散させてｐ型ウェル領域１４
を形成する。つづいて、全面に例えばＣＶＤ酸化膜を堆
積した後、全面エツチングして前記溝１３．・・・内に
のみＣＶＤ酸化膜１５．・・・を埋設し素子分離を行な
う（同図（１））図示）。次いで、通常の工程に従い、
ウェル領域１４以外の基板１ノ」二にケ゛−ト酌化膜１
６１を介してケ゛−１電極ノア１を形成し、ケ゛−１−
電極１７．をマスクとするイオン注入によりｐ十型ソー
ス、ドレイン領域１８．１９を形成する。寸だ、ウェル
領域１４上にケ°−ト酸化膜１６□を介してケ゛−ト電
極１７□を形成し、ケ゛−ト電棒１７□をマスクとする
イオン注入によりｎ型ソース、ドレイン領域２０．２１
を形成する。
なお、ＣＶＤ酸化膜１５．・・・の代わりに溝１３゜・
・・内に例えば熱酸化膜を介し２て多結晶シリコン膜を
埋設することによシ素子分離を行なう場合もある。
・・内に例えば熱酸化膜を介し２て多結晶シリコン膜を
埋設することによシ素子分離を行なう場合もある。
第２図（ｃ）図示のＣＭＯ８半導体装置では、深い溝１
３゜・・・内に埋設されたＣＶＤ酸化膜１５．・・・に
よって計型不純物領域とｐ＋型不純物領域との間隔が実
効的に長く乃っているので、耐ラツチアツプ性能を確実
に向上することができ、ＣＶＤ 酸化膜１５、・・・の
幅を約１μｍとすることができるので素子の高年積化に
とって有利となる。
３゜・・・内に埋設されたＣＶＤ酸化膜１５．・・・に
よって計型不純物領域とｐ＋型不純物領域との間隔が実
効的に長く乃っているので、耐ラツチアツプ性能を確実
に向上することができ、ＣＶＤ 酸化膜１５、・・・の
幅を約１μｍとすることができるので素子の高年積化に
とって有利となる。
しかし、計型不純物領域と畝型不純物領域との間の抵抗
が大きく、完全にラソチアッゾフリーとすることはでき
ない。上記抵抗を低減するにはエピタキシャルウェハを
用い、高濃度の埋込み層を形成して溝内の絶縁物がこの
埋込み層に達するようにするか、あるいはウェル領域の
不純物濃度を高くすることが考えられる。しかし、前者
の手段では高濃度の埋込み層を制御性よく形成すること
が困難であシ、またエピタキシャルウェハが高価なので
コスト面でも問題がある。一方、後者の手段ではウェル
領域を高濃度にしすき′ると、基板表面の素子特性に影
響するので、表面付近の濃度を低下させるために逆導電
型イオンのカウンターイオン注入等が必要となり、工程
の煩雑化、制御性の低下、コストアソｆ等問題が多い。
が大きく、完全にラソチアッゾフリーとすることはでき
ない。上記抵抗を低減するにはエピタキシャルウェハを
用い、高濃度の埋込み層を形成して溝内の絶縁物がこの
埋込み層に達するようにするか、あるいはウェル領域の
不純物濃度を高くすることが考えられる。しかし、前者
の手段では高濃度の埋込み層を制御性よく形成すること
が困難であシ、またエピタキシャルウェハが高価なので
コスト面でも問題がある。一方、後者の手段ではウェル
領域を高濃度にしすき′ると、基板表面の素子特性に影
響するので、表面付近の濃度を低下させるために逆導電
型イオンのカウンターイオン注入等が必要となり、工程
の煩雑化、制御性の低下、コストアソｆ等問題が多い。
本登明は上記事情に鑑みてなされたものであり、エビク
キシャルウエバを使用することなく、基板及びウェル卯
城の濃度を通常の濃度とした寸まで、完全にラッチアン
プ０フリーてしかも集積度の向上した相補型半導体ＲＦ
とそのｆｉｌｌｉ造方法を捉方法７ようとするものであ
る。
キシャルウエバを使用することなく、基板及びウェル卯
城の濃度を通常の濃度とした寸まで、完全にラッチアン
プ０フリーてしかも集積度の向上した相補型半導体ＲＦ
とそのｆｉｌｌｉ造方法を捉方法７ようとするものであ
る。
本庶ｌ第１の発明の相補型半導体装置は、第１導電型の
半導体基板に形成さ′ｉ１．；／ζ溝の幅よりも幅広の
空洞部を溝底部に有し７、空洞部の内部に埋設された素
子分離用の趙Ｘｔご膜と、ｐｒ接する空洞部の近傍で互
いに接して形成さｉまた酸化片ｉと前記絶縁物により分
離して形成いれた第１〃び第２漕電型の素子領域と、前
記第１漕■、型の素子領域に形成された第２渚電型チヤ
ネルのＩ〜′ｌＯ８素子と、前記第２導電型の素子ｇｆ
域に形成された第１導雷型チヤネルのＭＯ８素子とを具
備したことを特徴とするものである。
半導体基板に形成さ′ｉ１．；／ζ溝の幅よりも幅広の
空洞部を溝底部に有し７、空洞部の内部に埋設された素
子分離用の趙Ｘｔご膜と、ｐｒ接する空洞部の近傍で互
いに接して形成さｉまた酸化片ｉと前記絶縁物により分
離して形成いれた第１〃び第２漕電型の素子領域と、前
記第１漕■、型の素子領域に形成された第２渚電型チヤ
ネルのＩ〜′ｌＯ８素子と、前記第２導電型の素子ｇｆ
域に形成された第１導雷型チヤネルのＭＯ８素子とを具
備したことを特徴とするものである。
このような相補型半導体装置によれば、基板中に酸化膜
が形成されているので寄生ザイリスタが形成されること
がなく、完全にラッチアンプを防止することができる。
が形成されているので寄生ザイリスタが形成されること
がなく、完全にラッチアンプを防止することができる。
寸た本願箱２の発明の相補型半導体装置の製造方法は、
Ｓｒτ１導電型の半導体基板の一部に選択的に第２導電
型の不純物を導入する工程と、異方性エツチングにより
基板の一部を選択的にエツチングして溝を形成する工程
と、等方性エツチングにより溝の底部の基板のみをエツ
チングして溝の蛤よりも幅広の空洞部を形成する工程と
、基板表面及び前記溝の側壁を耐酸化性膜で在った状態
で熱酸化を行りい隣接する空洞部の近傍で互いに接する
酸化膜を形成するとともに不純物を拡散させて第１及び
第２導電型の素子領域を形成する工程と、前記溝及び空
洞部の内部に素子分離用の絶縁物を埋設する工程と、前
記第１導電型の素子領域に第２導電型チヤネルのＰ、４
０Ｓ素子を、前記第２導電型の素子領域に第１導電型チ
ヤネルのＭＯ８素子をそれぞれ形成する工程とを具備し
たことを特徴とするものである。
Ｓｒτ１導電型の半導体基板の一部に選択的に第２導電
型の不純物を導入する工程と、異方性エツチングにより
基板の一部を選択的にエツチングして溝を形成する工程
と、等方性エツチングにより溝の底部の基板のみをエツ
チングして溝の蛤よりも幅広の空洞部を形成する工程と
、基板表面及び前記溝の側壁を耐酸化性膜で在った状態
で熱酸化を行りい隣接する空洞部の近傍で互いに接する
酸化膜を形成するとともに不純物を拡散させて第１及び
第２導電型の素子領域を形成する工程と、前記溝及び空
洞部の内部に素子分離用の絶縁物を埋設する工程と、前
記第１導電型の素子領域に第２導電型チヤネルのＰ、４
０Ｓ素子を、前記第２導電型の素子領域に第１導電型チ
ヤネルのＭＯ８素子をそれぞれ形成する工程とを具備し
たことを特徴とするものである。
このＪ：うな方法によれば極めて制御性よく完全シソチ
アノゾフリーとすることができ、しかも低コストで本願
箱１の発明の相補型半導体装置を製造することができる
。
アノゾフリーとすることができ、しかも低コストで本願
箱１の発明の相補型半導体装置を製造することができる
。
以下、本発明の実施例を第３図（、）〜（ｆ）を参照し
て説明する。
て説明する。
１ず、ｐ型シリコン基板、７ノ表面にＪＩ７さ５００Ｘ
の熱酸化膜３２を形成する。次に、図示しないホトレジ
ストパターンをマスクとしてノ、を板３１の一部に選択
的にｎウェル形成のだめのリンをイオン注入し、リンイ
オン注入層３３を形成する。つづいて、前記ホトレジス
トノやターンを除去した後、全面に膜厚１μｍの窒化シ
リコン膜を堆積する。つついて、図示しないホトレジス
トパターンをマスクとして窒化シリコン膜の一部を選択
的にエツチングして窒化シリコンｆｌＪ、ｅターン３４
．・・・を形成した拶、前記ホトレジストパターンを除
去する（第３図（、）図示）。
の熱酸化膜３２を形成する。次に、図示しないホトレジ
ストパターンをマスクとしてノ、を板３１の一部に選択
的にｎウェル形成のだめのリンをイオン注入し、リンイ
オン注入層３３を形成する。つづいて、前記ホトレジス
トノやターンを除去した後、全面に膜厚１μｍの窒化シ
リコン膜を堆積する。つついて、図示しないホトレジス
トパターンをマスクとして窒化シリコン膜の一部を選択
的にエツチングして窒化シリコンｆｌＪ、ｅターン３４
．・・・を形成した拶、前記ホトレジストパターンを除
去する（第３図（、）図示）。
次いで、窒化シリコン膜・ぞターン３４．・・・をマス
クとして異方性エツチングによシ熱酸化膜３２をエツチ
ングし、更に基板３１をエツチングして深さ５μｍの溝
３５．・・・を５μｍ間隔で形成する。つづいて、溝３
５．・・・内面を含む全面に減圧ＣＶＤ法により膜厚的
１． ｏ ｏ ＯＸの窒化シリコン膜３６を形成する（
同図（ｂ）図示）。
クとして異方性エツチングによシ熱酸化膜３２をエツチ
ングし、更に基板３１をエツチングして深さ５μｍの溝
３５．・・・を５μｍ間隔で形成する。つづいて、溝３
５．・・・内面を含む全面に減圧ＣＶＤ法により膜厚的
１． ｏ ｏ ＯＸの窒化シリコン膜３６を形成する（
同図（ｂ）図示）。
次いで、異方性エツチングにより窒化シリコン膜３６を
約１０００Ｘエツチング除去することにより溝３５．・
・・の底部で基板３１を露出させる。つづいて、グラズ
マエッチング等の等方性エツチングにより溝３５．・・
・の底部の基板３ノを１５μｍ程度エツチングしＮ ６
３５ ＋・・・の幅よりも幅広の空洞部３７．・・・を
形成する（同図（Ｃ）図示）。
約１０００Ｘエツチング除去することにより溝３５．・
・・の底部で基板３１を露出させる。つづいて、グラズ
マエッチング等の等方性エツチングにより溝３５．・・
・の底部の基板３ノを１５μｍ程度エツチングしＮ ６
３５ ＋・・・の幅よりも幅広の空洞部３７．・・・を
形成する（同図（Ｃ）図示）。
次いで、窒化シリコン膜ノぐターン３４．・・・及び溝
３５．・・・の側壁の窒化シリコン膜３６．・・・を耐
酸化性マスクとして１０００℃でスチーム酸化を行ない
熱酸化膜３８を形成する。この熱酸化膜３８は隣接する
空洞部３７．・・・周囲の熱酸化膜が互いに接して連続
的なＰＩ、（造となっている。
３５．・・・の側壁の窒化シリコン膜３６．・・・を耐
酸化性マスクとして１０００℃でスチーム酸化を行ない
熱酸化膜３８を形成する。この熱酸化膜３８は隣接する
空洞部３７．・・・周囲の熱酸化膜が互いに接して連続
的なＰＩ、（造となっている。
こ１１と同時に前記リンイオン注入層３３かもリンが拡
散してｎ型つェルｆ′１′１域３９が形成される一ン３
４．・・・及び溝３５．・・・（ｌｉｌＩす、苧の窒化
シリコン膜３６１４除去し、更に＃〕化アンモニウムに
より基板３１ンじ面の熱酸化ＰＩＡ、？ ２をＦｉ；去
する。つづいて、全面にＣＶＤ ｌｉ？化股をｔ［Ｌ稍
しだイ２ラコ、表面の平滑化を行ないｊｌ・〒３５．・
・・及び空洞部、ｔ７゜・・・の内部にＣＶＤ Ａ’Ｓ
化ル％４ｏを埋設し２、素子分離を行なう（同図（ｅ）
図示）。
散してｎ型つェルｆ′１′１域３９が形成される一ン３
４．・・・及び溝３５．・・・（ｌｉｌＩす、苧の窒化
シリコン膜３６１４除去し、更に＃〕化アンモニウムに
より基板３１ンじ面の熱酸化ＰＩＡ、？ ２をＦｉ；去
する。つづいて、全面にＣＶＤ ｌｉ？化股をｔ［Ｌ稍
しだイ２ラコ、表面の平滑化を行ないｊｌ・〒３５．・
・・及び空洞部、ｔ７゜・・・の内部にＣＶＤ Ａ’Ｓ
化ル％４ｏを埋設し２、素子分離を行なう（同図（ｅ）
図示）。
次いで、周知の技術によりｎ型ウェル領域３９以外の：
ｌ（板３１及びｎ型ウェル領域３９上にそれぞれケ゛−
ト酸化膜４１．．４１□を介してケ８−ト石、極４２Ｉ
、４２．を形成する。つづいて、ケ゛−ト電極４２１
をマスクとしてウェル領域３９以外の基板３１に選択的
に例えば砒素をイオン注入することによりｎ型ソース、
ドレイン領域４３．４４を形成する。つづいて、ゲート
電極４２□をマスクとしてウェル領域３９に選択的に例
えばボロンをイオン注入することによシル＋型ンース、
ドレイン領域４５．４６を形成する。つづいて、全面に
層間絶縁膜４７を堆積した後、コンタクトホール４８．
・・・を開孔し、更に全面にＡＩ膜を蒸着した後、）や
ターニングして配線４９．・・・を形成し、ＣＭＯ８半
導体装置を４造する（同図（ｆ）図示）。
ｌ（板３１及びｎ型ウェル領域３９上にそれぞれケ゛−
ト酸化膜４１．．４１□を介してケ８−ト石、極４２Ｉ
、４２．を形成する。つづいて、ケ゛−ト電極４２１
をマスクとしてウェル領域３９以外の基板３１に選択的
に例えば砒素をイオン注入することによりｎ型ソース、
ドレイン領域４３．４４を形成する。つづいて、ゲート
電極４２□をマスクとしてウェル領域３９に選択的に例
えばボロンをイオン注入することによシル＋型ンース、
ドレイン領域４５．４６を形成する。つづいて、全面に
層間絶縁膜４７を堆積した後、コンタクトホール４８．
・・・を開孔し、更に全面にＡＩ膜を蒸着した後、）や
ターニングして配線４９．・・・を形成し、ＣＭＯ８半
導体装置を４造する（同図（ｆ）図示）。
しかして、第３図（ｆ）図示のＣＲＩＩＯ８によれば、
空洞部３７．・・・周囲に熱酸化膜３８が連続的に形成
されているので、寄生ザイリスタが形成されることがな
く、完全にラッチアップを防止することができる。
空洞部３７．・・・周囲に熱酸化膜３８が連続的に形成
されているので、寄生ザイリスタが形成されることがな
く、完全にラッチアップを防止することができる。
また、上記構造の０ＭＯ８は例えば５ｏｌ（Ｓｉｌｉｃ
ｏｎｏｎ Ｉｎ５ｕｌａｔｏｒ）等のウェノｈを用いて
製造できる可能性はあるが、ＳＯＩウェハは高価なので
コスト上の問題がある。これに対して本発明方法によれ
ば低コストで完全にラッチアップフリーなｃｘ＋、ｏｓ
を製造することができ、しかも熱酸化膜３８は溝３５．
・・・の深さ、第３図（ｃ）の工程におけるシリコンの
等方性エツチングｍ及び第３図（ｄ）の工程における酸
化１う件に１つ−Ｃ自由にｆｌｉｌｌ ｆｉｉｌｌてき
、良好な素子特性を３１）ることかできる。
ｏｎｏｎ Ｉｎ５ｕｌａｔｏｒ）等のウェノｈを用いて
製造できる可能性はあるが、ＳＯＩウェハは高価なので
コスト上の問題がある。これに対して本発明方法によれ
ば低コストで完全にラッチアップフリーなｃｘ＋、ｏｓ
を製造することができ、しかも熱酸化膜３８は溝３５．
・・・の深さ、第３図（ｃ）の工程におけるシリコンの
等方性エツチングｍ及び第３図（ｄ）の工程における酸
化１う件に１つ−Ｃ自由にｆｌｉｌｌ ｆｉｉｌｌてき
、良好な素子特性を３１）ることかできる。
なお、上記実施例では溝３５．・・・の深さを５μｍ、
洛３５．・・・の間隔を５μｔｎとしているが、これに
限らず溝３５．・・・の間隔は溝３５．・・・の深さの
２倍以下であればよい。
洛３５．・・・の間隔を５μｔｎとしているが、これに
限らず溝３５．・・・の間隔は溝３５．・・・の深さの
２倍以下であればよい。
寸だ、上記実施例では溝３５．・・・及び空洞部３７、
・・・の内部にＣＶＤ酸化膜４０．・・・を埋設したが
、これに限らず例えば熱酸化膜を介して多Ｆ、晶シリコ
ン膜を埋設してもよい。
・・・の内部にＣＶＤ酸化膜４０．・・・を埋設したが
、これに限らず例えば熱酸化膜を介して多Ｆ、晶シリコ
ン膜を埋設してもよい。
以上計速した如く本発明によれば、東精度が高く、しか
も完全にラッチアップフリーな相補型半導体装置及びこ
うしだ相補型半導体装置を制御性よく、低コストで製造
し得る方法を１Ｊｔ供できるものである。
も完全にラッチアップフリーな相補型半導体装置及びこ
うしだ相補型半導体装置を制御性よく、低コストで製造
し得る方法を１Ｊｔ供できるものである。
第１図は従来の選択酸化法を用いて製造された０ＭＯ８
の断面図、第２図（、）〜（ｃ）は従来の他の素子分離
技術を用いた０ＭＯ８の製造方法を示す断面図、第３図
（、）〜（ｆ）は本発明の実施例における０ＭＯ８の製
造方法を示す断面図である。 ３１・・・ｐ型シリコン基板、３２・・・熱酸化膜、３
３・・・リンイオン注入層、３４・・・窒化シリコン膜
パターン、３５・・・溝、３６・・・窒化シリコン欣、
３７・・・空洞部、３８・・・熱酸化膜、３９・・・ｎ
型ウェル領域、４０・・・ＣＶＤ酸化膜、４１．．４１
□・・・デート酸化膜、４２．．４２．・・・ｆ−）電
極、４３．４４・・・ｎ＋型ソース、ドレイン領域、４
５゜４６・・・餉型ソース、ドレイン領域、４７・・・
層間絶縁膜、４８・・・コンタクトホール、４９・・・
配線。 出願人代理人 弁理士 鈴 江 武 彦第３０ （ａ） ’：、”、 ３ ’Ａ （Ｃ） 第３１−／１ （ｅ）
の断面図、第２図（、）〜（ｃ）は従来の他の素子分離
技術を用いた０ＭＯ８の製造方法を示す断面図、第３図
（、）〜（ｆ）は本発明の実施例における０ＭＯ８の製
造方法を示す断面図である。 ３１・・・ｐ型シリコン基板、３２・・・熱酸化膜、３
３・・・リンイオン注入層、３４・・・窒化シリコン膜
パターン、３５・・・溝、３６・・・窒化シリコン欣、
３７・・・空洞部、３８・・・熱酸化膜、３９・・・ｎ
型ウェル領域、４０・・・ＣＶＤ酸化膜、４１．．４１
□・・・デート酸化膜、４２．．４２．・・・ｆ−）電
極、４３．４４・・・ｎ＋型ソース、ドレイン領域、４
５゜４６・・・餉型ソース、ドレイン領域、４７・・・
層間絶縁膜、４８・・・コンタクトホール、４９・・・
配線。 出願人代理人 弁理士 鈴 江 武 彦第３０ （ａ） ’：、”、 ３ ’Ａ （Ｃ） 第３１−／１ （ｅ）
Claims (3)
- （１）第１導電型の半導体基板に形成された溝の幅より
も幅広の空洞部を溝底部ｐ〈二有し、空洞部の内部に埋
設された素子分離用の絶ｉｔ物と、隣接する空洞部の近
傍で互いに接して形成された酸化層と、前記絶縁物によ
シ分離して形成された第１及び第２導電型の素子領域と
、前記第１２ｒ１−電型の素子領域に形成された第２４
λ電型チヤネルのＭＯ８素子と、前記第２樽πｉ、型の
素子領域に形成された第１導電型チヤネルのへ４Ｏ８素
子とを具備したことを特徴とする相補型半導体装置。 - （２）断接する溝の間隔が溝の深さの２倍以下であるこ
とを特徴とする特許請求の範囲第１項記載の相補型半導
体装置。 - （３）第１４＞電型の半導体基板の一部に選択的に第２
４電型の不純物を導入する工程と、異方性エツチングに
よシ基板の一部を選択的にエツチングして溝を形成する
工程と、等方性エツチングによシ溝の底部の基板のみを
エツチングして溝の幅よりも幅広の空洞部を形成する工
程と、基板表面及び前記溝の側壁を耐酸化性膜で覆った
状態で熱酸化を行ない隣接する空洞部の近傍で互いに接
する酸化膜を形成するとともに不純物を拡散させて第１
及び第２導電型の素子領域を形成する工程と、前記溝及
び空洞部の内部に素子分離用の絶縁物を埋設する工程と
、前記第１導電型の素子領域に第２導電型チヤネルのＭ
）Ｓ素子を、前記第２導電型の素子領域に第１導電型チ
ヤネルのＭＯ８素子をそれぞれ形成する工程とを具備し
たことを特徴とする相補型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59005706A JPS60150642A (ja) | 1984-01-18 | 1984-01-18 | 相補型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59005706A JPS60150642A (ja) | 1984-01-18 | 1984-01-18 | 相補型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60150642A true JPS60150642A (ja) | 1985-08-08 |
Family
ID=11618553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59005706A Pending JPS60150642A (ja) | 1984-01-18 | 1984-01-18 | 相補型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60150642A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62291940A (ja) * | 1986-06-12 | 1987-12-18 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR19990073644A (ko) * | 1998-03-02 | 1999-10-05 | 김영환 | 반도체장치의 제조 방법 |
| KR20010035661A (ko) * | 1999-10-01 | 2001-05-07 | 김영환 | 반도체장치의 제조방법 |
-
1984
- 1984-01-18 JP JP59005706A patent/JPS60150642A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62291940A (ja) * | 1986-06-12 | 1987-12-18 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR19990073644A (ko) * | 1998-03-02 | 1999-10-05 | 김영환 | 반도체장치의 제조 방법 |
| KR20010035661A (ko) * | 1999-10-01 | 2001-05-07 | 김영환 | 반도체장치의 제조방법 |
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