JPS60150642A - 相補型半導体装置及びその製造方法 - Google Patents
相補型半導体装置及びその製造方法Info
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- JPS60150642A JPS60150642A JP59005706A JP570684A JPS60150642A JP S60150642 A JPS60150642 A JP S60150642A JP 59005706 A JP59005706 A JP 59005706A JP 570684 A JP570684 A JP 570684A JP S60150642 A JPS60150642 A JP S60150642A
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- groove
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- cavity
- grooves
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型半導体装置及びその製造方法に関し、特
に相補型半導体装置の素子分離技術に係る。
に相補型半導体装置の素子分離技術に係る。
従来、半導体装置の素子分離技術しては窒化シリコン膜
を耐酸化性マスクとして利用する選択酸化法(Loco
s法)が最も一般的に使用されている。この方法で相補
型MO8(CMO8)半導体装置の素子分1箒を行なう
と第1図に示すようになる。
を耐酸化性マスクとして利用する選択酸化法(Loco
s法)が最も一般的に使用されている。この方法で相補
型MO8(CMO8)半導体装置の素子分1箒を行なう
と第1図に示すようになる。
図中1は例えばn型シリコン基板て尾〕す、この基板1
表面にId: p型ウェル領域2が選択的に設けられて
いる。ウェル領域2以外のノ、(板1とウェル領域2と
の間の表面にI′:1、電化シリコン膜をマスクとする
選択酸化法によりフィールド酸化膜3.・・・が形成さ
ilている。ウニ/L”’+f(’、l$、 2以外の
基板1上にはケ゛−1・酸化月泉41を介してダート電
極51が形成され、基板1表面にC」、ケ゛−ト電極5
.をマスクとするイオン注入によりp+型ソース、ドレ
イン領域6,7が形成されており、これらによってpチ
ャネルP〕IO8)ランジスタが構成されている。ウェ
ル領域2−ヒ(Cはケ“−熱酸化膜4□を介してケ゛−
ト電棒52が形成さlL。
表面にId: p型ウェル領域2が選択的に設けられて
いる。ウェル領域2以外のノ、(板1とウェル領域2と
の間の表面にI′:1、電化シリコン膜をマスクとする
選択酸化法によりフィールド酸化膜3.・・・が形成さ
ilている。ウニ/L”’+f(’、l$、 2以外の
基板1上にはケ゛−1・酸化月泉41を介してダート電
極51が形成され、基板1表面にC」、ケ゛−ト電極5
.をマスクとするイオン注入によりp+型ソース、ドレ
イン領域6,7が形成されており、これらによってpチ
ャネルP〕IO8)ランジスタが構成されている。ウェ
ル領域2−ヒ(Cはケ“−熱酸化膜4□を介してケ゛−
ト電棒52が形成さlL。
ウェル領域2表面にはダート電極5□をマスクとするイ
オン注入により計型ソース、ドレイン領域8.9が形成
されており、これらによってnチャネルMOS )ラン
ジスタが構成されている。
オン注入により計型ソース、ドレイン領域8.9が形成
されており、これらによってnチャネルMOS )ラン
ジスタが構成されている。
しかし、CMO8においてはラッチアップを防止するた
めに、n+型不純物領域とp+型不純物領域との間に一
定以上の間隔を設ける必要があり、選択酸化法(Loc
os法)を用いた場合ウェル領域2を分離するためのフ
ィールド酸化膜3の幅は通常6μm以上となっている。
めに、n+型不純物領域とp+型不純物領域との間に一
定以上の間隔を設ける必要があり、選択酸化法(Loc
os法)を用いた場合ウェル領域2を分離するためのフ
ィールド酸化膜3の幅は通常6μm以上となっている。
このため、素子の高隼積化に対して大きな障害となって
いる。
いる。
そこで、第2図(a)〜(c)に示すような素子分離技
術が提案されている。まず、例えばn型シリコン基板1
1の一部に選択的にウェル領域形成のために例えばボロ
ンをイオン注入し、ボロンイオン注入層12を形成した
後、異方性エツチングによシ基板1ノの一部を選択的に
エツチングして深い溝13.・・・を形成する(第2図
(a)図示)。次いで、熱処理を行ない前記ボロンイオ
ン注入層I2のぜロンを拡散させてp型ウェル領域14
を形成する。つづいて、全面に例えばCVD酸化膜を堆
積した後、全面エツチングして前記溝13.・・・内に
のみCVD酸化膜15.・・・を埋設し素子分離を行な
う(同図(1))図示)。次いで、通常の工程に従い、
ウェル領域14以外の基板1ノ」二にケ゛−ト酌化膜1
61を介してケ゛−1電極ノア1を形成し、ケ゛−1−
電極17.をマスクとするイオン注入によりp十型ソー
ス、ドレイン領域18.19を形成する。寸だ、ウェル
領域14上にケ°−ト酸化膜16□を介してケ゛−ト電
極17□を形成し、ケ゛−ト電棒17□をマスクとする
イオン注入によりn型ソース、ドレイン領域20.21
を形成する。
術が提案されている。まず、例えばn型シリコン基板1
1の一部に選択的にウェル領域形成のために例えばボロ
ンをイオン注入し、ボロンイオン注入層12を形成した
後、異方性エツチングによシ基板1ノの一部を選択的に
エツチングして深い溝13.・・・を形成する(第2図
(a)図示)。次いで、熱処理を行ない前記ボロンイオ
ン注入層I2のぜロンを拡散させてp型ウェル領域14
を形成する。つづいて、全面に例えばCVD酸化膜を堆
積した後、全面エツチングして前記溝13.・・・内に
のみCVD酸化膜15.・・・を埋設し素子分離を行な
う(同図(1))図示)。次いで、通常の工程に従い、
ウェル領域14以外の基板1ノ」二にケ゛−ト酌化膜1
61を介してケ゛−1電極ノア1を形成し、ケ゛−1−
電極17.をマスクとするイオン注入によりp十型ソー
ス、ドレイン領域18.19を形成する。寸だ、ウェル
領域14上にケ°−ト酸化膜16□を介してケ゛−ト電
極17□を形成し、ケ゛−ト電棒17□をマスクとする
イオン注入によりn型ソース、ドレイン領域20.21
を形成する。
なお、CVD酸化膜15.・・・の代わりに溝13゜・
・・内に例えば熱酸化膜を介し2て多結晶シリコン膜を
埋設することによシ素子分離を行なう場合もある。
・・内に例えば熱酸化膜を介し2て多結晶シリコン膜を
埋設することによシ素子分離を行なう場合もある。
第2図(c)図示のCMO8半導体装置では、深い溝1
3゜・・・内に埋設されたCVD酸化膜15.・・・に
よって計型不純物領域とp+型不純物領域との間隔が実
効的に長く乃っているので、耐ラツチアツプ性能を確実
に向上することができ、CVD 酸化膜15、・・・の
幅を約1μmとすることができるので素子の高年積化に
とって有利となる。
3゜・・・内に埋設されたCVD酸化膜15.・・・に
よって計型不純物領域とp+型不純物領域との間隔が実
効的に長く乃っているので、耐ラツチアツプ性能を確実
に向上することができ、CVD 酸化膜15、・・・の
幅を約1μmとすることができるので素子の高年積化に
とって有利となる。
しかし、計型不純物領域と畝型不純物領域との間の抵抗
が大きく、完全にラソチアッゾフリーとすることはでき
ない。上記抵抗を低減するにはエピタキシャルウェハを
用い、高濃度の埋込み層を形成して溝内の絶縁物がこの
埋込み層に達するようにするか、あるいはウェル領域の
不純物濃度を高くすることが考えられる。しかし、前者
の手段では高濃度の埋込み層を制御性よく形成すること
が困難であシ、またエピタキシャルウェハが高価なので
コスト面でも問題がある。一方、後者の手段ではウェル
領域を高濃度にしすき′ると、基板表面の素子特性に影
響するので、表面付近の濃度を低下させるために逆導電
型イオンのカウンターイオン注入等が必要となり、工程
の煩雑化、制御性の低下、コストアソf等問題が多い。
が大きく、完全にラソチアッゾフリーとすることはでき
ない。上記抵抗を低減するにはエピタキシャルウェハを
用い、高濃度の埋込み層を形成して溝内の絶縁物がこの
埋込み層に達するようにするか、あるいはウェル領域の
不純物濃度を高くすることが考えられる。しかし、前者
の手段では高濃度の埋込み層を制御性よく形成すること
が困難であシ、またエピタキシャルウェハが高価なので
コスト面でも問題がある。一方、後者の手段ではウェル
領域を高濃度にしすき′ると、基板表面の素子特性に影
響するので、表面付近の濃度を低下させるために逆導電
型イオンのカウンターイオン注入等が必要となり、工程
の煩雑化、制御性の低下、コストアソf等問題が多い。
本登明は上記事情に鑑みてなされたものであり、エビク
キシャルウエバを使用することなく、基板及びウェル卯
城の濃度を通常の濃度とした寸まで、完全にラッチアン
プ0フリーてしかも集積度の向上した相補型半導体RF
とそのfilli造方法を捉方法7ようとするものであ
る。
キシャルウエバを使用することなく、基板及びウェル卯
城の濃度を通常の濃度とした寸まで、完全にラッチアン
プ0フリーてしかも集積度の向上した相補型半導体RF
とそのfilli造方法を捉方法7ようとするものであ
る。
本庶l第1の発明の相補型半導体装置は、第1導電型の
半導体基板に形成さ′i1.;/ζ溝の幅よりも幅広の
空洞部を溝底部に有し7、空洞部の内部に埋設された素
子分離用の趙Xtご膜と、pr接する空洞部の近傍で互
いに接して形成さiまた酸化片iと前記絶縁物により分
離して形成いれた第1〃び第2漕電型の素子領域と、前
記第1漕■、型の素子領域に形成された第2渚電型チヤ
ネルのI〜′lO8素子と、前記第2導電型の素子gf
域に形成された第1導雷型チヤネルのMO8素子とを具
備したことを特徴とするものである。
半導体基板に形成さ′i1.;/ζ溝の幅よりも幅広の
空洞部を溝底部に有し7、空洞部の内部に埋設された素
子分離用の趙Xtご膜と、pr接する空洞部の近傍で互
いに接して形成さiまた酸化片iと前記絶縁物により分
離して形成いれた第1〃び第2漕電型の素子領域と、前
記第1漕■、型の素子領域に形成された第2渚電型チヤ
ネルのI〜′lO8素子と、前記第2導電型の素子gf
域に形成された第1導雷型チヤネルのMO8素子とを具
備したことを特徴とするものである。
このような相補型半導体装置によれば、基板中に酸化膜
が形成されているので寄生ザイリスタが形成されること
がなく、完全にラッチアンプを防止することができる。
が形成されているので寄生ザイリスタが形成されること
がなく、完全にラッチアンプを防止することができる。
寸た本願箱2の発明の相補型半導体装置の製造方法は、
Srτ1導電型の半導体基板の一部に選択的に第2導電
型の不純物を導入する工程と、異方性エツチングにより
基板の一部を選択的にエツチングして溝を形成する工程
と、等方性エツチングにより溝の底部の基板のみをエツ
チングして溝の蛤よりも幅広の空洞部を形成する工程と
、基板表面及び前記溝の側壁を耐酸化性膜で在った状態
で熱酸化を行りい隣接する空洞部の近傍で互いに接する
酸化膜を形成するとともに不純物を拡散させて第1及び
第2導電型の素子領域を形成する工程と、前記溝及び空
洞部の内部に素子分離用の絶縁物を埋設する工程と、前
記第1導電型の素子領域に第2導電型チヤネルのP、4
0S素子を、前記第2導電型の素子領域に第1導電型チ
ヤネルのMO8素子をそれぞれ形成する工程とを具備し
たことを特徴とするものである。
Srτ1導電型の半導体基板の一部に選択的に第2導電
型の不純物を導入する工程と、異方性エツチングにより
基板の一部を選択的にエツチングして溝を形成する工程
と、等方性エツチングにより溝の底部の基板のみをエツ
チングして溝の蛤よりも幅広の空洞部を形成する工程と
、基板表面及び前記溝の側壁を耐酸化性膜で在った状態
で熱酸化を行りい隣接する空洞部の近傍で互いに接する
酸化膜を形成するとともに不純物を拡散させて第1及び
第2導電型の素子領域を形成する工程と、前記溝及び空
洞部の内部に素子分離用の絶縁物を埋設する工程と、前
記第1導電型の素子領域に第2導電型チヤネルのP、4
0S素子を、前記第2導電型の素子領域に第1導電型チ
ヤネルのMO8素子をそれぞれ形成する工程とを具備し
たことを特徴とするものである。
このJ:うな方法によれば極めて制御性よく完全シソチ
アノゾフリーとすることができ、しかも低コストで本願
箱1の発明の相補型半導体装置を製造することができる
。
アノゾフリーとすることができ、しかも低コストで本願
箱1の発明の相補型半導体装置を製造することができる
。
以下、本発明の実施例を第3図(、)〜(f)を参照し
て説明する。
て説明する。
1ず、p型シリコン基板、7ノ表面にJI7さ500X
の熱酸化膜32を形成する。次に、図示しないホトレジ
ストパターンをマスクとしてノ、を板31の一部に選択
的にnウェル形成のだめのリンをイオン注入し、リンイ
オン注入層33を形成する。つづいて、前記ホトレジス
トノやターンを除去した後、全面に膜厚1μmの窒化シ
リコン膜を堆積する。つついて、図示しないホトレジス
トパターンをマスクとして窒化シリコン膜の一部を選択
的にエツチングして窒化シリコンflJ、eターン34
.・・・を形成した拶、前記ホトレジストパターンを除
去する(第3図(、)図示)。
の熱酸化膜32を形成する。次に、図示しないホトレジ
ストパターンをマスクとしてノ、を板31の一部に選択
的にnウェル形成のだめのリンをイオン注入し、リンイ
オン注入層33を形成する。つづいて、前記ホトレジス
トノやターンを除去した後、全面に膜厚1μmの窒化シ
リコン膜を堆積する。つついて、図示しないホトレジス
トパターンをマスクとして窒化シリコン膜の一部を選択
的にエツチングして窒化シリコンflJ、eターン34
.・・・を形成した拶、前記ホトレジストパターンを除
去する(第3図(、)図示)。
次いで、窒化シリコン膜・ぞターン34.・・・をマス
クとして異方性エツチングによシ熱酸化膜32をエツチ
ングし、更に基板31をエツチングして深さ5μmの溝
35.・・・を5μm間隔で形成する。つづいて、溝3
5.・・・内面を含む全面に減圧CVD法により膜厚的
1. o o OXの窒化シリコン膜36を形成する(
同図(b)図示)。
クとして異方性エツチングによシ熱酸化膜32をエツチ
ングし、更に基板31をエツチングして深さ5μmの溝
35.・・・を5μm間隔で形成する。つづいて、溝3
5.・・・内面を含む全面に減圧CVD法により膜厚的
1. o o OXの窒化シリコン膜36を形成する(
同図(b)図示)。
次いで、異方性エツチングにより窒化シリコン膜36を
約1000Xエツチング除去することにより溝35.・
・・の底部で基板31を露出させる。つづいて、グラズ
マエッチング等の等方性エツチングにより溝35.・・
・の底部の基板3ノを15μm程度エツチングしN 6
35 +・・・の幅よりも幅広の空洞部37.・・・を
形成する(同図(C)図示)。
約1000Xエツチング除去することにより溝35.・
・・の底部で基板31を露出させる。つづいて、グラズ
マエッチング等の等方性エツチングにより溝35.・・
・の底部の基板3ノを15μm程度エツチングしN 6
35 +・・・の幅よりも幅広の空洞部37.・・・を
形成する(同図(C)図示)。
次いで、窒化シリコン膜ノぐターン34.・・・及び溝
35.・・・の側壁の窒化シリコン膜36.・・・を耐
酸化性マスクとして1000℃でスチーム酸化を行ない
熱酸化膜38を形成する。この熱酸化膜38は隣接する
空洞部37.・・・周囲の熱酸化膜が互いに接して連続
的なPI、(造となっている。
35.・・・の側壁の窒化シリコン膜36.・・・を耐
酸化性マスクとして1000℃でスチーム酸化を行ない
熱酸化膜38を形成する。この熱酸化膜38は隣接する
空洞部37.・・・周囲の熱酸化膜が互いに接して連続
的なPI、(造となっている。
こ11と同時に前記リンイオン注入層33かもリンが拡
散してn型つェルf′1′1域39が形成される一ン3
4.・・・及び溝35.・・・(lilIす、苧の窒化
シリコン膜3614除去し、更に#〕化アンモニウムに
より基板31ンじ面の熱酸化PIA、? 2をFi;去
する。つづいて、全面にCVD li?化股をt[L稍
しだイ2ラコ、表面の平滑化を行ないjl・〒35.・
・・及び空洞部、t7゜・・・の内部にCVD A’S
化ル%4oを埋設し2、素子分離を行なう(同図(e)
図示)。
散してn型つェルf′1′1域39が形成される一ン3
4.・・・及び溝35.・・・(lilIす、苧の窒化
シリコン膜3614除去し、更に#〕化アンモニウムに
より基板31ンじ面の熱酸化PIA、? 2をFi;去
する。つづいて、全面にCVD li?化股をt[L稍
しだイ2ラコ、表面の平滑化を行ないjl・〒35.・
・・及び空洞部、t7゜・・・の内部にCVD A’S
化ル%4oを埋設し2、素子分離を行なう(同図(e)
図示)。
次いで、周知の技術によりn型ウェル領域39以外の:
l(板31及びn型ウェル領域39上にそれぞれケ゛−
ト酸化膜41..41□を介してケ8−ト石、極42I
、42.を形成する。つづいて、ケ゛−ト電極421
をマスクとしてウェル領域39以外の基板31に選択的
に例えば砒素をイオン注入することによりn型ソース、
ドレイン領域43.44を形成する。つづいて、ゲート
電極42□をマスクとしてウェル領域39に選択的に例
えばボロンをイオン注入することによシル+型ンース、
ドレイン領域45.46を形成する。つづいて、全面に
層間絶縁膜47を堆積した後、コンタクトホール48.
・・・を開孔し、更に全面にAI膜を蒸着した後、)や
ターニングして配線49.・・・を形成し、CMO8半
導体装置を4造する(同図(f)図示)。
l(板31及びn型ウェル領域39上にそれぞれケ゛−
ト酸化膜41..41□を介してケ8−ト石、極42I
、42.を形成する。つづいて、ケ゛−ト電極421
をマスクとしてウェル領域39以外の基板31に選択的
に例えば砒素をイオン注入することによりn型ソース、
ドレイン領域43.44を形成する。つづいて、ゲート
電極42□をマスクとしてウェル領域39に選択的に例
えばボロンをイオン注入することによシル+型ンース、
ドレイン領域45.46を形成する。つづいて、全面に
層間絶縁膜47を堆積した後、コンタクトホール48.
・・・を開孔し、更に全面にAI膜を蒸着した後、)や
ターニングして配線49.・・・を形成し、CMO8半
導体装置を4造する(同図(f)図示)。
しかして、第3図(f)図示のCRIIO8によれば、
空洞部37.・・・周囲に熱酸化膜38が連続的に形成
されているので、寄生ザイリスタが形成されることがな
く、完全にラッチアップを防止することができる。
空洞部37.・・・周囲に熱酸化膜38が連続的に形成
されているので、寄生ザイリスタが形成されることがな
く、完全にラッチアップを防止することができる。
また、上記構造の0MO8は例えば5ol(Silic
onon In5ulator)等のウェノhを用いて
製造できる可能性はあるが、SOIウェハは高価なので
コスト上の問題がある。これに対して本発明方法によれ
ば低コストで完全にラッチアップフリーなcx+、os
を製造することができ、しかも熱酸化膜38は溝35.
・・・の深さ、第3図(c)の工程におけるシリコンの
等方性エツチングm及び第3図(d)の工程における酸
化1う件に1つ−C自由にflill fiillてき
、良好な素子特性を31)ることかできる。
onon In5ulator)等のウェノhを用いて
製造できる可能性はあるが、SOIウェハは高価なので
コスト上の問題がある。これに対して本発明方法によれ
ば低コストで完全にラッチアップフリーなcx+、os
を製造することができ、しかも熱酸化膜38は溝35.
・・・の深さ、第3図(c)の工程におけるシリコンの
等方性エツチングm及び第3図(d)の工程における酸
化1う件に1つ−C自由にflill fiillてき
、良好な素子特性を31)ることかできる。
なお、上記実施例では溝35.・・・の深さを5μm、
洛35.・・・の間隔を5μtnとしているが、これに
限らず溝35.・・・の間隔は溝35.・・・の深さの
2倍以下であればよい。
洛35.・・・の間隔を5μtnとしているが、これに
限らず溝35.・・・の間隔は溝35.・・・の深さの
2倍以下であればよい。
寸だ、上記実施例では溝35.・・・及び空洞部37、
・・・の内部にCVD酸化膜40.・・・を埋設したが
、これに限らず例えば熱酸化膜を介して多F、晶シリコ
ン膜を埋設してもよい。
・・・の内部にCVD酸化膜40.・・・を埋設したが
、これに限らず例えば熱酸化膜を介して多F、晶シリコ
ン膜を埋設してもよい。
以上計速した如く本発明によれば、東精度が高く、しか
も完全にラッチアップフリーな相補型半導体装置及びこ
うしだ相補型半導体装置を制御性よく、低コストで製造
し得る方法を1Jt供できるものである。
も完全にラッチアップフリーな相補型半導体装置及びこ
うしだ相補型半導体装置を制御性よく、低コストで製造
し得る方法を1Jt供できるものである。
第1図は従来の選択酸化法を用いて製造された0MO8
の断面図、第2図(、)〜(c)は従来の他の素子分離
技術を用いた0MO8の製造方法を示す断面図、第3図
(、)〜(f)は本発明の実施例における0MO8の製
造方法を示す断面図である。 31・・・p型シリコン基板、32・・・熱酸化膜、3
3・・・リンイオン注入層、34・・・窒化シリコン膜
パターン、35・・・溝、36・・・窒化シリコン欣、
37・・・空洞部、38・・・熱酸化膜、39・・・n
型ウェル領域、40・・・CVD酸化膜、41..41
□・・・デート酸化膜、42..42.・・・f−)電
極、43.44・・・n+型ソース、ドレイン領域、4
5゜46・・・餉型ソース、ドレイン領域、47・・・
層間絶縁膜、48・・・コンタクトホール、49・・・
配線。 出願人代理人 弁理士 鈴 江 武 彦第30 (a) ’:、”、 3 ’A (C) 第31−/1 (e)
の断面図、第2図(、)〜(c)は従来の他の素子分離
技術を用いた0MO8の製造方法を示す断面図、第3図
(、)〜(f)は本発明の実施例における0MO8の製
造方法を示す断面図である。 31・・・p型シリコン基板、32・・・熱酸化膜、3
3・・・リンイオン注入層、34・・・窒化シリコン膜
パターン、35・・・溝、36・・・窒化シリコン欣、
37・・・空洞部、38・・・熱酸化膜、39・・・n
型ウェル領域、40・・・CVD酸化膜、41..41
□・・・デート酸化膜、42..42.・・・f−)電
極、43.44・・・n+型ソース、ドレイン領域、4
5゜46・・・餉型ソース、ドレイン領域、47・・・
層間絶縁膜、48・・・コンタクトホール、49・・・
配線。 出願人代理人 弁理士 鈴 江 武 彦第30 (a) ’:、”、 3 ’A (C) 第31−/1 (e)
Claims (3)
- (1)第1導電型の半導体基板に形成された溝の幅より
も幅広の空洞部を溝底部p〈二有し、空洞部の内部に埋
設された素子分離用の絶it物と、隣接する空洞部の近
傍で互いに接して形成された酸化層と、前記絶縁物によ
シ分離して形成された第1及び第2導電型の素子領域と
、前記第12r1−電型の素子領域に形成された第24
λ電型チヤネルのMO8素子と、前記第2樽πi、型の
素子領域に形成された第1導電型チヤネルのへ4O8素
子とを具備したことを特徴とする相補型半導体装置。 - (2)断接する溝の間隔が溝の深さの2倍以下であるこ
とを特徴とする特許請求の範囲第1項記載の相補型半導
体装置。 - (3)第14>電型の半導体基板の一部に選択的に第2
4電型の不純物を導入する工程と、異方性エツチングに
よシ基板の一部を選択的にエツチングして溝を形成する
工程と、等方性エツチングによシ溝の底部の基板のみを
エツチングして溝の幅よりも幅広の空洞部を形成する工
程と、基板表面及び前記溝の側壁を耐酸化性膜で覆った
状態で熱酸化を行ない隣接する空洞部の近傍で互いに接
する酸化膜を形成するとともに不純物を拡散させて第1
及び第2導電型の素子領域を形成する工程と、前記溝及
び空洞部の内部に素子分離用の絶縁物を埋設する工程と
、前記第1導電型の素子領域に第2導電型チヤネルのM
)S素子を、前記第2導電型の素子領域に第1導電型チ
ヤネルのMO8素子をそれぞれ形成する工程とを具備し
たことを特徴とする相補型半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59005706A JPS60150642A (ja) | 1984-01-18 | 1984-01-18 | 相補型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59005706A JPS60150642A (ja) | 1984-01-18 | 1984-01-18 | 相補型半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60150642A true JPS60150642A (ja) | 1985-08-08 |
Family
ID=11618553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59005706A Pending JPS60150642A (ja) | 1984-01-18 | 1984-01-18 | 相補型半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60150642A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62291940A (ja) * | 1986-06-12 | 1987-12-18 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
KR19990073644A (ko) * | 1998-03-02 | 1999-10-05 | 김영환 | 반도체장치의 제조 방법 |
KR20010035661A (ko) * | 1999-10-01 | 2001-05-07 | 김영환 | 반도체장치의 제조방법 |
-
1984
- 1984-01-18 JP JP59005706A patent/JPS60150642A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62291940A (ja) * | 1986-06-12 | 1987-12-18 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
KR19990073644A (ko) * | 1998-03-02 | 1999-10-05 | 김영환 | 반도체장치의 제조 방법 |
KR20010035661A (ko) * | 1999-10-01 | 2001-05-07 | 김영환 | 반도체장치의 제조방법 |
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