JPH03179770A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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- JPH03179770A JPH03179770A JP31815089A JP31815089A JPH03179770A JP H03179770 A JPH03179770 A JP H03179770A JP 31815089 A JP31815089 A JP 31815089A JP 31815089 A JP31815089 A JP 31815089A JP H03179770 A JPH03179770 A JP H03179770A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は、トレンチキャパシタ及びシリコン窒化膜を含
むキャパシタゲート絶縁物層を設置した半導体集積回路
及びその製造方法に関する。
むキャパシタゲート絶縁物層を設置した半導体集積回路
及びその製造方法に関する。
(従来の技術)
従来の製造方法を第1図a = kにより説明すると、
シリコン半導体基板1表面には、第iN!化物層2、シ
リコン窒化膜3及び第2酸化物層4の順で積層・堆積後
、フォトリソグラフィ (P hot。
シリコン半導体基板1表面には、第iN!化物層2、シ
リコン窒化膜3及び第2酸化物層4の順で積層・堆積後
、フォトリソグラフィ (P hot。
L ithography)技術によりトレンチ(T
rench )パターンのレジスト5を第1図aに明ら
かなように塗布する。次に反応性イオンエツチングによ
リドレンチ溝の形成予定に対応する積層体部分6を溶除
してからこのレジストパターンを剥離して第1図すの断
面構造が得られる。更に、三層からなる積層体をマスク
にして反応性エツチング工程によりシリコン半導体基板
1表面から内部にかけてトレンチ溝7を形成する(第1
図C参照)。
rench )パターンのレジスト5を第1図aに明ら
かなように塗布する。次に反応性イオンエツチングによ
リドレンチ溝の形成予定に対応する積層体部分6を溶除
してからこのレジストパターンを剥離して第1図すの断
面構造が得られる。更に、三層からなる積層体をマスク
にして反応性エツチング工程によりシリコン半導体基板
1表面から内部にかけてトレンチ溝7を形成する(第1
図C参照)。
この工程により薄膜化した第2酸化物層4をフッ酸系エ
ツチング液を利用する等方性エッチング工程により除去
(第1図d参照)してから、第1図eに示すようにトレ
ンチ溝7内の保護材料として第3酸化物層8を被覆する
。これは、第2酸代物層4に隣接して形成するシリコン
窒化膜3除去工程における保護材料として機能する。シ
リコン窒化膜3除去工程としては、等方性エツチング工
程により行われ、このシリコン窒化II!13と共に積
層体を構成する第2酸化物層4及びトレンチ溝7内の第
3m化物層8をフッ酸系エツチング液により溶除して第
1図fに明らかにした断面構造とする。シリコン窒化膜
3除去工程は、シリコン半導体基板1の造込まれる他の
素子例えばD−RAMの製造工程に関係するものである
。このようにトレンチ溝7の形成工程で汚染した酸化物
層の外にシリコン窒化膜を除いてから新たに上記の積層
体と同一構造のキャパシタゲート絶縁物層を形成する。
ツチング液を利用する等方性エッチング工程により除去
(第1図d参照)してから、第1図eに示すようにトレ
ンチ溝7内の保護材料として第3酸化物層8を被覆する
。これは、第2酸代物層4に隣接して形成するシリコン
窒化膜3除去工程における保護材料として機能する。シ
リコン窒化膜3除去工程としては、等方性エツチング工
程により行われ、このシリコン窒化II!13と共に積
層体を構成する第2酸化物層4及びトレンチ溝7内の第
3m化物層8をフッ酸系エツチング液により溶除して第
1図fに明らかにした断面構造とする。シリコン窒化膜
3除去工程は、シリコン半導体基板1の造込まれる他の
素子例えばD−RAMの製造工程に関係するものである
。このようにトレンチ溝7の形成工程で汚染した酸化物
層の外にシリコン窒化膜を除いてから新たに上記の積層
体と同一構造のキャパシタゲート絶縁物層を形成する。
即ち、第1図gに示したように、新第1酸化物層9、新
シリコン窒化膜10及び第2酸化物層1]をこの順にシ
リコン半導体基板1表面及びトレンチ溝7側壁及び底面
に積層設置する0次に、キャパシタゲート電極用多結晶
珪素層12をトレンチ溝7内に例えば減圧CVD法によ
り堆積・不純物をドープ(Dope) L/てから、
キャパシタ電極パターンのレジスト13をフォトリソグ
ラフィ技術により形成し更に、等方性エツチングにより
多結晶珪素層12をエツチングして第1図りの断面構造
とする。この工程後、レジストを剥離してキャパシタゲ
ート電極用多結晶珪素J112に熱処理を施して表面付
近に第4酸化物層14を形成する(第1図i参照)、こ
こで本発明におけるキャパシタ領域及びキャパシタゲー
ト電極について触れると、前者は。
シリコン窒化膜10及び第2酸化物層1]をこの順にシ
リコン半導体基板1表面及びトレンチ溝7側壁及び底面
に積層設置する0次に、キャパシタゲート電極用多結晶
珪素層12をトレンチ溝7内に例えば減圧CVD法によ
り堆積・不純物をドープ(Dope) L/てから、
キャパシタ電極パターンのレジスト13をフォトリソグ
ラフィ技術により形成し更に、等方性エツチングにより
多結晶珪素層12をエツチングして第1図りの断面構造
とする。この工程後、レジストを剥離してキャパシタゲ
ート電極用多結晶珪素J112に熱処理を施して表面付
近に第4酸化物層14を形成する(第1図i参照)、こ
こで本発明におけるキャパシタ領域及びキャパシタゲー
ト電極について触れると、前者は。
シリコン半導体基板1表面におけるレジスト13の投影
像にほぼ対応しており、後者は、トレンチ溝7内からシ
リコン半導体基板1表面部分方向の延長部にかけて堆積
した多結晶珪素層12であり、端部はキャパシタ領域端
即ちレジスト13の投影像端にほぼ合致する。
像にほぼ対応しており、後者は、トレンチ溝7内からシ
リコン半導体基板1表面部分方向の延長部にかけて堆積
した多結晶珪素層12であり、端部はキャパシタ領域端
即ちレジスト13の投影像端にほぼ合致する。
引続いてキャパシタ領域外のシリコン半導体基板1に積
層する3層新第1酸化物層9、新シリコン窒化膜10及
び新第2酸化物層11を除去してトランジスタ形成領域
とする(第1図jに点線で示した部分)にトランジスタ
用ゲート絶縁膜15を形成する。このため先ず、新第2
酸化物層11をフッ酸系エツチング液により溶除後、新
シリコン窒化膜10及び新第2酸化物層11を等方性エ
ツチングにより除去し、上記のようにトランジスタなど
の素子を造込んでいる。
層する3層新第1酸化物層9、新シリコン窒化膜10及
び新第2酸化物層11を除去してトランジスタ形成領域
とする(第1図jに点線で示した部分)にトランジスタ
用ゲート絶縁膜15を形成する。このため先ず、新第2
酸化物層11をフッ酸系エツチング液により溶除後、新
シリコン窒化膜10及び新第2酸化物層11を等方性エ
ツチングにより除去し、上記のようにトランジスタなど
の素子を造込んでいる。
(発明が解決しようとする課題)
上記のように3層積層体特に、新シリコン窒化膜lOを
除去する際に、トランジスタ形成領域には、シリコン半
導体基板1との間には、 100Å以下の薄い酸化物
層11が介在するだけであるので、シリコン半導体基板
1には、ピンホールの影響やシリコン食われが発生し易
くなっている。また、3層のキャパシタゲート絶縁物層
中シリコン窒化膜を高温酸化(900℃〜tooo℃)
すると余剰窒素が薄い酸化物層11内を拡散通過して、
シリコン半導体基板と反応してシリコン窒化膜を形成す
る。
除去する際に、トランジスタ形成領域には、シリコン半
導体基板1との間には、 100Å以下の薄い酸化物
層11が介在するだけであるので、シリコン半導体基板
1には、ピンホールの影響やシリコン食われが発生し易
くなっている。また、3層のキャパシタゲート絶縁物層
中シリコン窒化膜を高温酸化(900℃〜tooo℃)
すると余剰窒素が薄い酸化物層11内を拡散通過して、
シリコン半導体基板と反応してシリコン窒化膜を形成す
る。
従って、ピンホール及びシリコン食われ更に。
シリコン半導体基板に形成するシリコン窒化膜を含んだ
ダメージ(D a+*age)層がトランジスタ形成予
定領域に発生する。つまり、この位置に第1図にのよう
にトランジスタ用ゲート絶縁膜15を形成すると、トラ
ンジスタのゲート耐圧の劣化またはトランジスタ特性の
劣化をもたらす。
ダメージ(D a+*age)層がトランジスタ形成予
定領域に発生する。つまり、この位置に第1図にのよう
にトランジスタ用ゲート絶縁膜15を形成すると、トラ
ンジスタのゲート耐圧の劣化またはトランジスタ特性の
劣化をもたらす。
本発明は、このような事情により成されたもので、特に
、半導体基板に設置するトランジスタ形成予定領域にお
けるピンホールやシリコン食われ更に、窒化を起こさな
い半導体集積回路及びその製造方法を提供することを目
的とするものである。
、半導体基板に設置するトランジスタ形成予定領域にお
けるピンホールやシリコン食われ更に、窒化を起こさな
い半導体集積回路及びその製造方法を提供することを目
的とするものである。
(課題を解決するための手段)
半導体基板と、この半導体基板表面を被覆するシリコン
窒化膜を含むキャパシタゲート絶縁物層と、このキャパ
シタゲート絶縁膜を形成するトレンチ溝を具備し、キャ
パシタ領域における半導体基板表面に被着する酸化物層
の厚さを、トレンチ溝内に形成する酸化物層の厚さより
大きくする点に本発明に係わる半導体集積回路の特徴が
ある6更に、半導体基板表面を被覆するシリコン窒化膜
を含むキャパシタゲート絶縁物層にトレンチ溝を設け、
このトレンチ溝内に形成する酸化物層だけを除去する工
程に続いてトレンチ溝内部にシリコン窒化膜を含むキャ
パシタゲート絶縁物層を形成することにも本発明に係わ
る半導体集積回路の製造方法の特徴がある。
窒化膜を含むキャパシタゲート絶縁物層と、このキャパ
シタゲート絶縁膜を形成するトレンチ溝を具備し、キャ
パシタ領域における半導体基板表面に被着する酸化物層
の厚さを、トレンチ溝内に形成する酸化物層の厚さより
大きくする点に本発明に係わる半導体集積回路の特徴が
ある6更に、半導体基板表面を被覆するシリコン窒化膜
を含むキャパシタゲート絶縁物層にトレンチ溝を設け、
このトレンチ溝内に形成する酸化物層だけを除去する工
程に続いてトレンチ溝内部にシリコン窒化膜を含むキャ
パシタゲート絶縁物層を形成することにも本発明に係わ
る半導体集積回路の製造方法の特徴がある。
(作 用)
即ち、トランジスタ形成予定領域のシリコン半導体基板
を被覆する酸化物層の厚さをトレンチ溝内に形成する酸
化物層の厚さより大きくしてピンホールやシリコン食わ
れ更に、窒化を防止するものである。
を被覆する酸化物層の厚さをトレンチ溝内に形成する酸
化物層の厚さより大きくしてピンホールやシリコン食わ
れ更に、窒化を防止するものである。
(実施例)
本発明の実施例を第2図C参照及び第3図を参照して説
明する。即ち、シリコン半導体基板20には、トレンチ
溝21を第2図aに示すように形成するが、従来技術と
同様な工程によるので第1図a = dにより説明する
が、番号は旧番号による。
明する。即ち、シリコン半導体基板20には、トレンチ
溝21を第2図aに示すように形成するが、従来技術と
同様な工程によるので第1図a = dにより説明する
が、番号は旧番号による。
シリコン半導体基板1には、第1酸化物層2を厚さ10
00人、シリコン窒化膜3を厚さ1000人及び第2酸
化物層4を厚さ600oλにこの順に堆積・成長後、ト
レンチパターンのレジスト層5をフォトリングラフィ技
術により塗布する(第1図C参照)。
00人、シリコン窒化膜3を厚さ1000人及び第2酸
化物層4を厚さ600oλにこの順に堆積・成長後、ト
レンチパターンのレジスト層5をフォトリングラフィ技
術により塗布する(第1図C参照)。
ここで反応性エツチング工程により第2N!化物層4、
シリコン窒化膜3、第2酸化物層2及びレジスト層5を
剥離する(第1図す参照)。
シリコン窒化膜3、第2酸化物層2及びレジスト層5を
剥離する(第1図す参照)。
次に、この3層をマスクとする反応性エツチング工程に
よりシリコン半導体基板1を例えば3IJjBの深さに
エツチングしてトレンチ溝6を形成する。
よりシリコン半導体基板1を例えば3IJjBの深さに
エツチングしてトレンチ溝6を形成する。
この工程では、第2酸化物層4の厚さは、第1図すから
第1図Cに明らかなように薄くなるが、第1図dにある
ようにこれを除去する。
第1図Cに明らかなように薄くなるが、第1図dにある
ようにこれを除去する。
例えばD−RAMの製造工程では、シリコン窒化膜を除
去する工程があるために前記シリコン窒化膜も同様に除
去することになるので、トレンチ溝内保護用として第3
酸化物層を側壁と底部に形成する。この工程からは新番
号を付けた第2図C参照により説明するが、第2図aに
は、シリコン半導体基板20表面に第1酸化物層21、
シリコン窒化膜22及び第3酸化物層23が記載されて
おり、第3酸化物層23の厚さを400Åとする。 こ
の図には、第2酸化物層4に対応するものは省略されて
いる。
去する工程があるために前記シリコン窒化膜も同様に除
去することになるので、トレンチ溝内保護用として第3
酸化物層を側壁と底部に形成する。この工程からは新番
号を付けた第2図C参照により説明するが、第2図aに
は、シリコン半導体基板20表面に第1酸化物層21、
シリコン窒化膜22及び第3酸化物層23が記載されて
おり、第3酸化物層23の厚さを400Åとする。 こ
の図には、第2酸化物層4に対応するものは省略されて
いる。
ここでシリコン窒化膜22/第1fi化物層21のエツ
チングレイト(E tching Rate)が2層程
度の等方性エツチングによりシリコン窒化膜22を溶除
する。
チングレイト(E tching Rate)が2層程
度の等方性エツチングによりシリコン窒化膜22を溶除
する。
この場合、第1酸化物層21と第3酸化物層23が各々
100人エツチングされて第1酸化物層21の厚さが約
900人、トレンチ溝24内の第3酸化物層23のそれ
が300人位となる。次に、フッ酸系エツチング液によ
る処理工程により第1酸化物層21を450人を溶除し
、その結果トレンチ溝24内の第3酸化物層23は、完
全に除去されるが、第1酸化物層21は未だ450λと
薄くなって残る(第2図す参照)。
100人エツチングされて第1酸化物層21の厚さが約
900人、トレンチ溝24内の第3酸化物層23のそれ
が300人位となる。次に、フッ酸系エツチング液によ
る処理工程により第1酸化物層21を450人を溶除し
、その結果トレンチ溝24内の第3酸化物層23は、完
全に除去されるが、第1酸化物層21は未だ450λと
薄くなって残る(第2図す参照)。
ここでキャパシタゲート領域用絶縁物層として3層の積
層体を再び形成する。即ち、新築1酸化物層例えば二酸
化珪素25を厚さ100人、新シリコン窒化膜26を厚
さ100人、そしてこの新シリコン窒化膜26を900
℃〜tooo℃の高温で酸化して形成する新築2酸化物
層27を厚さ50人を成膜する(第2図C参照)、この
3層被覆は、第21!l cに示すようにトレンチ溝2
4の側壁ならびに底部にも被覆され、更に、キャパシタ
ゲート領域にキャパシタゲート電極用多結晶珪素層28
を減圧化学気相成長法により堆積後、所定の不純物をド
ーピングし、更・に、キャパシタ電極パターンレジスト
29をフォトリソグラフィ技術により形成してからエツ
チングを行って第2図dの断面構造を得る。このように
キャパシタゲート電極パターンレジスト29に対応する
シリコン半導体基板1の位置がキャパシタゲート電極領
域であり、従って、多結晶珪素層28の形成領域もこれ
に対応する形状となる0次に、このレジスト29を剥離
後、多結晶珪素層28を酸化して厚さ1500λの第4
酸化物層3oを第2図eのように形成する。引続いて、
キャパシタゲート電極領域以外のシリコン半導体基板表
面を覆う3層積層体の中、新築1酸化物層25と新築3
酸化物層27をフッ酸系エツチング液により、新シリコ
ン窒化膜26を等方性エツチングにより溶除してトラン
ジスタ形成領域Aを形成する。このトランジスタ形成領
域Aを形成する工程中新シリコン窒化膜26を除去する
時、未だ溶除されておらず隣接して設置しである新第1
酸化物層25の膜厚は、450λと従来技術より大きい
ために、エツチング工程による影響をシリコン半導体基
板20に伝達するのを防止することになる。更に、新シ
リコン窒化膜26を高温酸化する際に発生する余剰窒素
は、450人と厚い新第1酸化物層25の存在によりシ
リコン半導体基板20まで拡散・通過しない。従ってダ
メージを受けていないトランジスタ形成領域Aが形成さ
れ。
層体を再び形成する。即ち、新築1酸化物層例えば二酸
化珪素25を厚さ100人、新シリコン窒化膜26を厚
さ100人、そしてこの新シリコン窒化膜26を900
℃〜tooo℃の高温で酸化して形成する新築2酸化物
層27を厚さ50人を成膜する(第2図C参照)、この
3層被覆は、第21!l cに示すようにトレンチ溝2
4の側壁ならびに底部にも被覆され、更に、キャパシタ
ゲート領域にキャパシタゲート電極用多結晶珪素層28
を減圧化学気相成長法により堆積後、所定の不純物をド
ーピングし、更・に、キャパシタ電極パターンレジスト
29をフォトリソグラフィ技術により形成してからエツ
チングを行って第2図dの断面構造を得る。このように
キャパシタゲート電極パターンレジスト29に対応する
シリコン半導体基板1の位置がキャパシタゲート電極領
域であり、従って、多結晶珪素層28の形成領域もこれ
に対応する形状となる0次に、このレジスト29を剥離
後、多結晶珪素層28を酸化して厚さ1500λの第4
酸化物層3oを第2図eのように形成する。引続いて、
キャパシタゲート電極領域以外のシリコン半導体基板表
面を覆う3層積層体の中、新築1酸化物層25と新築3
酸化物層27をフッ酸系エツチング液により、新シリコ
ン窒化膜26を等方性エツチングにより溶除してトラン
ジスタ形成領域Aを形成する。このトランジスタ形成領
域Aを形成する工程中新シリコン窒化膜26を除去する
時、未だ溶除されておらず隣接して設置しである新第1
酸化物層25の膜厚は、450λと従来技術より大きい
ために、エツチング工程による影響をシリコン半導体基
板20に伝達するのを防止することになる。更に、新シ
リコン窒化膜26を高温酸化する際に発生する余剰窒素
は、450人と厚い新第1酸化物層25の存在によりシ
リコン半導体基板20まで拡散・通過しない。従ってダ
メージを受けていないトランジスタ形成領域Aが形成さ
れ。
ここに第2図gにあるようなトランジスタ用ゲート絶縁
1531を300人堆積して以後の工程に備える。
1531を300人堆積して以後の工程に備える。
このようにトレンチ溝24を形成したキャパシタゲート
電極領域では、シリコン半導体基板20表面と多結晶珪
素層28の間に厚さが450人の新第1酸化物層25が
形成されており、トレンチ溝24内を被覆する絶縁物層
より大きい。
電極領域では、シリコン半導体基板20表面と多結晶珪
素層28の間に厚さが450人の新第1酸化物層25が
形成されており、トレンチ溝24内を被覆する絶縁物層
より大きい。
次に第2実施例について説明するが、第1実施例と同じ
工程については、簡単にすませる。即ち、第1実施例と
同様にトレンチ溝24を形成するには、第1図a −d
に示したのと全く同一の手段により形成し、シリコン窒
化膜除去工程の保護膜としてトレンチ溝内に形成する酸
化物層の厚さを400人とする。そして、シリコン窒化
膜除去工程としては、シリコン窒化膜/酸化物層のエツ
チングレイト比が20程度の等方性エツチング工程によ
りシリコン窒化膜を除去する(第2図り参照、番号は第
2図a ’= gと同一とする)。
工程については、簡単にすませる。即ち、第1実施例と
同様にトレンチ溝24を形成するには、第1図a −d
に示したのと全く同一の手段により形成し、シリコン窒
化膜除去工程の保護膜としてトレンチ溝内に形成する酸
化物層の厚さを400人とする。そして、シリコン窒化
膜除去工程としては、シリコン窒化膜/酸化物層のエツ
チングレイト比が20程度の等方性エツチング工程によ
りシリコン窒化膜を除去する(第2図り参照、番号は第
2図a ’= gと同一とする)。
次に第2図gに明らかなように、フォトリングラフィ技
術により第1酸化物層21にトレンチ溝24に対応する
部分を除去したレジストパターン32を被覆した状態で
、フッ酸系エツチング液によりトレンチ溝24内の第1
a化物層21を溶除し、更にレジストパターン32を剥
離する(第2図j参照)。
術により第1酸化物層21にトレンチ溝24に対応する
部分を除去したレジストパターン32を被覆した状態で
、フッ酸系エツチング液によりトレンチ溝24内の第1
a化物層21を溶除し、更にレジストパターン32を剥
離する(第2図j参照)。
この結果、第2図すと同様にトレンチ溝24以外のシリ
コン半導体基板20には、第1酸化物層21が残る。し
かも、第1酸化物層21の厚さをトレンチ溝24内に形
成する新第1酸化物層25のそれより大きくすることに
よりフッ酸系エツチング液による処理後に残すようにし
た。この次は、第2図c−gの工程により同じく加工す
る。
コン半導体基板20には、第1酸化物層21が残る。し
かも、第1酸化物層21の厚さをトレンチ溝24内に形
成する新第1酸化物層25のそれより大きくすることに
よりフッ酸系エツチング液による処理後に残すようにし
た。この次は、第2図c−gの工程により同じく加工す
る。
ただし1本実施例では、第1酸化物層21の厚さとトレ
ンチ溝に形成する新第1酸化物層25の膜厚は、任意で
ある。
ンチ溝に形成する新第1酸化物層25の膜厚は、任意で
ある。
以上の説明にあるように、本発明を利用すると、トラン
ジスタ形成予定領域におけるシリコン半導体基板とキャ
パシター絶縁物層の間に十分に厚い酸化物層が形成して
いるために、キャパシター絶縁物層を構成する酸化物層
とシリコン窒化膜の酸化により発生する余剰窒素がシリ
コン半導体基板まで拡散・到達しない。
ジスタ形成予定領域におけるシリコン半導体基板とキャ
パシター絶縁物層の間に十分に厚い酸化物層が形成して
いるために、キャパシター絶縁物層を構成する酸化物層
とシリコン窒化膜の酸化により発生する余剰窒素がシリ
コン半導体基板まで拡散・到達しない。
つまり、トランジスタ形成予定領域を占めるシリコン半
導体基板の酸化により酸化物層を形成した時に1局所的
に酸化レート(Rate)が劣化して欠陥のある酸化物
層の発生が抑制でき、平滑で均一な酸化物層が得られる
。更に、シリコン窒化膜を等方性エツチングする際に、
シリコン半導体基板上に十分に厚い酸化物層が形成され
ているので、シリコン半導体基板に到達する恐れがなく
、従来技術で発生していたピンホールやシリコン食われ
を防止できてトランジスタの特性を劣化させず、この証
拠として酸化物層の耐圧を第3図に提供する。
導体基板の酸化により酸化物層を形成した時に1局所的
に酸化レート(Rate)が劣化して欠陥のある酸化物
層の発生が抑制でき、平滑で均一な酸化物層が得られる
。更に、シリコン窒化膜を等方性エツチングする際に、
シリコン半導体基板上に十分に厚い酸化物層が形成され
ているので、シリコン半導体基板に到達する恐れがなく
、従来技術で発生していたピンホールやシリコン食われ
を防止できてトランジスタの特性を劣化させず、この証
拠として酸化物層の耐圧を第3図に提供する。
即ち、縦軸にフェイルエベント(F aiQ E ve
nt)を、横軸にアプライドフィールド(A ppl、
F ieI2dMv/ cs /div)を採り、
従来方法と本発明方法とを比較のために示した。この図
から明らかなように、本発明方法では、従来方法に比べ
て揃った値、即ち偏りがない上に秀れた値を示しており
1本発明方法の優位性が明白である。
nt)を、横軸にアプライドフィールド(A ppl、
F ieI2dMv/ cs /div)を採り、
従来方法と本発明方法とを比較のために示した。この図
から明らかなように、本発明方法では、従来方法に比べ
て揃った値、即ち偏りがない上に秀れた値を示しており
1本発明方法の優位性が明白である。
第1図a ” kは、従来の方法を工程毎に示す断面図
、第2図a−g及び第2図h−jは、本発明の実施例の
工程毎の断面図、第3図は、本発明方法を利用する酸化
物層の耐圧を表すグラフである。 1.20・・・シリコン半導体基板。 2.21・・・第1酸化物層。 3.22・・・シリコン窒化膜。 4・・・第2酸化物層、 5.13.29・・・レジスト。 6・・・積層体、 7.24・・・トレンチ溝、 8.23・・・第3酸化物層、 9.25・・・新築1酸化物層、 10.26・・・新シリコン窒化膜、 11、27・・・新築2酸化物層。 12.28・・・多結晶珪素、 14.30・・・第4酸化物層、 15.31・・・トランジスタ用ゲー ト絶縁膜。
、第2図a−g及び第2図h−jは、本発明の実施例の
工程毎の断面図、第3図は、本発明方法を利用する酸化
物層の耐圧を表すグラフである。 1.20・・・シリコン半導体基板。 2.21・・・第1酸化物層。 3.22・・・シリコン窒化膜。 4・・・第2酸化物層、 5.13.29・・・レジスト。 6・・・積層体、 7.24・・・トレンチ溝、 8.23・・・第3酸化物層、 9.25・・・新築1酸化物層、 10.26・・・新シリコン窒化膜、 11、27・・・新築2酸化物層。 12.28・・・多結晶珪素、 14.30・・・第4酸化物層、 15.31・・・トランジスタ用ゲー ト絶縁膜。
Claims (2)
- (1)半導体基板と、この半導体基板表面を被覆するシ
リコン窒化膜を含むキャパシタゲート絶縁物層と、この
キャパシタゲート絶縁膜に形成するトレンチ溝を具備し
、キャパシタ領域における半導体基板表面に被着する酸
化物層の厚さを、トレンチ溝内に形成する酸化物層の厚
さより大きくすることを特徴とする半導体集積回路。 - (2)半導体基板表面を被覆するシリコン窒化膜を含む
キャパシタゲート絶縁物層にトレンチ溝を設け、このト
レンチ溝内に形成する酸化物層だけを除去する工程に続
いてトレンチ溝内部にシリコン窒化膜を含むキャパシタ
ゲート絶縁物層を形成することを特徴とする特許請求の
範囲第1項記載の半導体集積回路の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31815089A JPH03179770A (ja) | 1989-12-07 | 1989-12-07 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31815089A JPH03179770A (ja) | 1989-12-07 | 1989-12-07 | 半導体集積回路及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03179770A true JPH03179770A (ja) | 1991-08-05 |
Family
ID=18096049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31815089A Pending JPH03179770A (ja) | 1989-12-07 | 1989-12-07 | 半導体集積回路及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03179770A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100275939B1 (ko) * | 1997-12-17 | 2001-02-01 | 김영환 | 자연산화막의형성을방지하는웨이퍼제조방법및장치 |
-
1989
- 1989-12-07 JP JP31815089A patent/JPH03179770A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100275939B1 (ko) * | 1997-12-17 | 2001-02-01 | 김영환 | 자연산화막의형성을방지하는웨이퍼제조방법및장치 |
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