JPH03179770A - 半導体集積回路及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、トレンチキャパシタ及びシリコン窒化膜を含
むキャパシタゲート絶縁物層を設置した半導体集積回路
及びその製造方法に関する。

（従来の技術） 従来の製造方法を第１図ａ　＝　ｋにより説明すると、
シリコン半導体基板１表面には、第ｉＮ！化物層２、シ
リコン窒化膜３及び第２酸化物層４の順で積層・堆積後
、フォトリソグラフィ　（Ｐ　ｈｏｔ。

Ｌ　ｉｔｈｏｇｒａｐｈｙ）技術によりトレンチ（Ｔ　
ｒｅｎｃｈ　）パターンのレジスト５を第１図ａに明ら
かなように塗布する。次に反応性イオンエツチングによ
リドレンチ溝の形成予定に対応する積層体部分６を溶除
してからこのレジストパターンを剥離して第１図すの断
面構造が得られる。更に、三層からなる積層体をマスク
にして反応性エツチング工程によりシリコン半導体基板
１表面から内部にかけてトレンチ溝７を形成する（第１
図Ｃ参照）。

この工程により薄膜化した第２酸化物層４をフッ酸系エ
ツチング液を利用する等方性エッチング工程により除去
（第１図ｄ参照）してから、第１図ｅに示すようにトレ
ンチ溝７内の保護材料として第３酸化物層８を被覆する
。これは、第２酸代物層４に隣接して形成するシリコン
窒化膜３除去工程における保護材料として機能する。シ
リコン窒化膜３除去工程としては、等方性エツチング工
程により行われ、このシリコン窒化ＩＩ！１３と共に積
層体を構成する第２酸化物層４及びトレンチ溝７内の第
３ｍ化物層８をフッ酸系エツチング液により溶除して第
１図ｆに明らかにした断面構造とする。シリコン窒化膜
３除去工程は、シリコン半導体基板１の造込まれる他の
素子例えばＤ−ＲＡＭの製造工程に関係するものである
。このようにトレンチ溝７の形成工程で汚染した酸化物
層の外にシリコン窒化膜を除いてから新たに上記の積層
体と同一構造のキャパシタゲート絶縁物層を形成する。

即ち、第１図ｇに示したように、新第１酸化物層９、新
シリコン窒化膜１０及び第２酸化物層１］をこの順にシ
リコン半導体基板１表面及びトレンチ溝７側壁及び底面
に積層設置する０次に、キャパシタゲート電極用多結晶
珪素層１２をトレンチ溝７内に例えば減圧ＣＶＤ法によ
り堆積・不純物をドープ（Ｄｏｐｅ）　Ｌ／てから、　
キャパシタ電極パターンのレジスト１３をフォトリソグ
ラフィ技術により形成し更に、等方性エツチングにより
多結晶珪素層１２をエツチングして第１図りの断面構造
とする。この工程後、レジストを剥離してキャパシタゲ
ート電極用多結晶珪素Ｊ１１２に熱処理を施して表面付
近に第４酸化物層１４を形成する（第１図ｉ参照）、こ
こで本発明におけるキャパシタ領域及びキャパシタゲー
ト電極について触れると、前者は。

シリコン半導体基板１表面におけるレジスト１３の投影
像にほぼ対応しており、後者は、トレンチ溝７内からシ
リコン半導体基板１表面部分方向の延長部にかけて堆積
した多結晶珪素層１２であり、端部はキャパシタ領域端
即ちレジスト１３の投影像端にほぼ合致する。

引続いてキャパシタ領域外のシリコン半導体基板１に積
層する３層新第１酸化物層９、新シリコン窒化膜１０及
び新第２酸化物層１１を除去してトランジスタ形成領域
とする（第１図ｊに点線で示した部分）にトランジスタ
用ゲート絶縁膜１５を形成する。このため先ず、新第２
酸化物層１１をフッ酸系エツチング液により溶除後、新
シリコン窒化膜１０及び新第２酸化物層１１を等方性エ
ツチングにより除去し、上記のようにトランジスタなど
の素子を造込んでいる。

（発明が解決しようとする課題） 上記のように３層積層体特に、新シリコン窒化膜ｌＯを
除去する際に、トランジスタ形成領域には、シリコン半
導体基板１との間には、　　１００Å以下の薄い酸化物
層１１が介在するだけであるので、シリコン半導体基板
１には、ピンホールの影響やシリコン食われが発生し易
くなっている。また、３層のキャパシタゲート絶縁物層
中シリコン窒化膜を高温酸化（９００℃〜ｔｏｏｏ℃）
すると余剰窒素が薄い酸化物層１１内を拡散通過して、
シリコン半導体基板と反応してシリコン窒化膜を形成す
る。

従って、ピンホール及びシリコン食われ更に。

シリコン半導体基板に形成するシリコン窒化膜を含んだ
ダメージ（Ｄ　ａ＋＊ａｇｅ）層がトランジスタ形成予
定領域に発生する。つまり、この位置に第１図にのよう
にトランジスタ用ゲート絶縁膜１５を形成すると、トラ
ンジスタのゲート耐圧の劣化またはトランジスタ特性の
劣化をもたらす。

本発明は、このような事情により成されたもので、特に
、半導体基板に設置するトランジスタ形成予定領域にお
けるピンホールやシリコン食われ更に、窒化を起こさな
い半導体集積回路及びその製造方法を提供することを目
的とするものである。

〔発明の構成〕

（課題を解決するための手段） 半導体基板と、この半導体基板表面を被覆するシリコン
窒化膜を含むキャパシタゲート絶縁物層と、このキャパ
シタゲート絶縁膜を形成するトレンチ溝を具備し、キャ
パシタ領域における半導体基板表面に被着する酸化物層
の厚さを、トレンチ溝内に形成する酸化物層の厚さより
大きくする点に本発明に係わる半導体集積回路の特徴が
ある６更に、半導体基板表面を被覆するシリコン窒化膜
を含むキャパシタゲート絶縁物層にトレンチ溝を設け、
このトレンチ溝内に形成する酸化物層だけを除去する工
程に続いてトレンチ溝内部にシリコン窒化膜を含むキャ
パシタゲート絶縁物層を形成することにも本発明に係わ
る半導体集積回路の製造方法の特徴がある。

（作　用） 即ち、トランジスタ形成予定領域のシリコン半導体基板
を被覆する酸化物層の厚さをトレンチ溝内に形成する酸
化物層の厚さより大きくしてピンホールやシリコン食わ
れ更に、窒化を防止するものである。

（実施例） 本発明の実施例を第２図Ｃ参照及び第３図を参照して説
明する。即ち、シリコン半導体基板２０には、トレンチ
溝２１を第２図ａに示すように形成するが、従来技術と
同様な工程によるので第１図ａ　＝　ｄにより説明する
が、番号は旧番号による。

シリコン半導体基板１には、第１酸化物層２を厚さ１０
００人、シリコン窒化膜３を厚さ１０００人及び第２酸
化物層４を厚さ６００ｏλにこの順に堆積・成長後、ト
レンチパターンのレジスト層５をフォトリングラフィ技
術により塗布する（第１図Ｃ参照）。

ここで反応性エツチング工程により第２Ｎ！化物層４、
シリコン窒化膜３、第２酸化物層２及びレジスト層５を
剥離する（第１図す参照）。

次に、この３層をマスクとする反応性エツチング工程に
よりシリコン半導体基板１を例えば３ＩＪｊＢの深さに
エツチングしてトレンチ溝６を形成する。

この工程では、第２酸化物層４の厚さは、第１図すから
第１図Ｃに明らかなように薄くなるが、第１図ｄにある
ようにこれを除去する。

例えばＤ−ＲＡＭの製造工程では、シリコン窒化膜を除
去する工程があるために前記シリコン窒化膜も同様に除
去することになるので、トレンチ溝内保護用として第３
酸化物層を側壁と底部に形成する。この工程からは新番
号を付けた第２図Ｃ参照により説明するが、第２図ａに
は、シリコン半導体基板２０表面に第１酸化物層２１、
シリコン窒化膜２２及び第３酸化物層２３が記載されて
おり、第３酸化物層２３の厚さを４００Åとする。　こ
の図には、第２酸化物層４に対応するものは省略されて
いる。

ここでシリコン窒化膜２２／第１ｆｉ化物層２１のエツ
チングレイト（Ｅ　ｔｃｈｉｎｇ　Ｒａｔｅ）が２層程
度の等方性エツチングによりシリコン窒化膜２２を溶除
する。

この場合、第１酸化物層２１と第３酸化物層２３が各々
１００人エツチングされて第１酸化物層２１の厚さが約
９００人、トレンチ溝２４内の第３酸化物層２３のそれ
が３００人位となる。次に、フッ酸系エツチング液によ
る処理工程により第１酸化物層２１を４５０人を溶除し
、その結果トレンチ溝２４内の第３酸化物層２３は、完
全に除去されるが、第１酸化物層２１は未だ４５０λと
薄くなって残る（第２図す参照）。

ここでキャパシタゲート領域用絶縁物層として３層の積
層体を再び形成する。即ち、新築１酸化物層例えば二酸
化珪素２５を厚さ１００人、新シリコン窒化膜２６を厚
さ１００人、そしてこの新シリコン窒化膜２６を９００
℃〜ｔｏｏｏ℃の高温で酸化して形成する新築２酸化物
層２７を厚さ５０人を成膜する（第２図Ｃ参照）、この
３層被覆は、第２１！ｌ　ｃに示すようにトレンチ溝２
４の側壁ならびに底部にも被覆され、更に、キャパシタ
ゲート領域にキャパシタゲート電極用多結晶珪素層２８
を減圧化学気相成長法により堆積後、所定の不純物をド
ーピングし、更・に、キャパシタ電極パターンレジスト
２９をフォトリソグラフィ技術により形成してからエツ
チングを行って第２図ｄの断面構造を得る。このように
キャパシタゲート電極パターンレジスト２９に対応する
シリコン半導体基板１の位置がキャパシタゲート電極領
域であり、従って、多結晶珪素層２８の形成領域もこれ
に対応する形状となる０次に、このレジスト２９を剥離
後、多結晶珪素層２８を酸化して厚さ１５００λの第４
酸化物層３ｏを第２図ｅのように形成する。引続いて、
キャパシタゲート電極領域以外のシリコン半導体基板表
面を覆う３層積層体の中、新築１酸化物層２５と新築３
酸化物層２７をフッ酸系エツチング液により、新シリコ
ン窒化膜２６を等方性エツチングにより溶除してトラン
ジスタ形成領域Ａを形成する。このトランジスタ形成領
域Ａを形成する工程中新シリコン窒化膜２６を除去する
時、未だ溶除されておらず隣接して設置しである新第１
酸化物層２５の膜厚は、４５０λと従来技術より大きい
ために、エツチング工程による影響をシリコン半導体基
板２０に伝達するのを防止することになる。更に、新シ
リコン窒化膜２６を高温酸化する際に発生する余剰窒素
は、４５０人と厚い新第１酸化物層２５の存在によりシ
リコン半導体基板２０まで拡散・通過しない。従ってダ
メージを受けていないトランジスタ形成領域Ａが形成さ
れ。

ここに第２図ｇにあるようなトランジスタ用ゲート絶縁
１５３１を３００人堆積して以後の工程に備える。

このようにトレンチ溝２４を形成したキャパシタゲート
電極領域では、シリコン半導体基板２０表面と多結晶珪
素層２８の間に厚さが４５０人の新第１酸化物層２５が
形成されており、トレンチ溝２４内を被覆する絶縁物層
より大きい。

次に第２実施例について説明するが、第１実施例と同じ
工程については、簡単にすませる。即ち、第１実施例と
同様にトレンチ溝２４を形成するには、第１図ａ　−ｄ
に示したのと全く同一の手段により形成し、シリコン窒
化膜除去工程の保護膜としてトレンチ溝内に形成する酸
化物層の厚さを４００人とする。そして、シリコン窒化
膜除去工程としては、シリコン窒化膜／酸化物層のエツ
チングレイト比が２０程度の等方性エツチング工程によ
りシリコン窒化膜を除去する（第２図り参照、番号は第
２図ａ　’＝　ｇと同一とする）。

次に第２図ｇに明らかなように、フォトリングラフィ技
術により第１酸化物層２１にトレンチ溝２４に対応する
部分を除去したレジストパターン３２を被覆した状態で
、フッ酸系エツチング液によりトレンチ溝２４内の第１
ａ化物層２１を溶除し、更にレジストパターン３２を剥
離する（第２図ｊ参照）。

この結果、第２図すと同様にトレンチ溝２４以外のシリ
コン半導体基板２０には、第１酸化物層２１が残る。し
かも、第１酸化物層２１の厚さをトレンチ溝２４内に形
成する新第１酸化物層２５のそれより大きくすることに
よりフッ酸系エツチング液による処理後に残すようにし
た。この次は、第２図ｃ−ｇの工程により同じく加工す
る。

ただし１本実施例では、第１酸化物層２１の厚さとトレ
ンチ溝に形成する新第１酸化物層２５の膜厚は、任意で
ある。

〔発明の効果〕

以上の説明にあるように、本発明を利用すると、トラン
ジスタ形成予定領域におけるシリコン半導体基板とキャ
パシター絶縁物層の間に十分に厚い酸化物層が形成して
いるために、キャパシター絶縁物層を構成する酸化物層
とシリコン窒化膜の酸化により発生する余剰窒素がシリ
コン半導体基板まで拡散・到達しない。

つまり、トランジスタ形成予定領域を占めるシリコン半
導体基板の酸化により酸化物層を形成した時に１局所的
に酸化レート（Ｒａｔｅ）が劣化して欠陥のある酸化物
層の発生が抑制でき、平滑で均一な酸化物層が得られる
。更に、シリコン窒化膜を等方性エツチングする際に、
シリコン半導体基板上に十分に厚い酸化物層が形成され
ているので、シリコン半導体基板に到達する恐れがなく
、従来技術で発生していたピンホールやシリコン食われ
を防止できてトランジスタの特性を劣化させず、この証
拠として酸化物層の耐圧を第３図に提供する。

即ち、縦軸にフェイルエベント（Ｆ　ａｉＱ　Ｅ　ｖｅ
ｎｔ）を、横軸にアプライドフィールド（Ａ　ｐｐｌ、
　　Ｆ　ｉｅＩ２ｄＭｖ／　ｃｓ　／ｄｉｖ）を採り、
従来方法と本発明方法とを比較のために示した。この図
から明らかなように、本発明方法では、従来方法に比べ
て揃った値、即ち偏りがない上に秀れた値を示しており
１本発明方法の優位性が明白である。

【図面の簡単な説明】

第１図ａ　”　ｋは、従来の方法を工程毎に示す断面図
、第２図ａ−ｇ及び第２図ｈ−ｊは、本発明の実施例の
工程毎の断面図、第３図は、本発明方法を利用する酸化
物層の耐圧を表すグラフである。 １．２０・・・シリコン半導体基板。 ２．２１・・・第１酸化物層。 ３．２２・・・シリコン窒化膜。 ４・・・第２酸化物層、 ５．１３．２９・・・レジスト。 ６・・・積層体、 ７．２４・・・トレンチ溝、 ８．２３・・・第３酸化物層、 ９．２５・・・新築１酸化物層、 １０．２６・・・新シリコン窒化膜、 １１、２７・・・新築２酸化物層。 １２．２８・・・多結晶珪素、 １４．３０・・・第４酸化物層、 １５．３１・・・トランジスタ用ゲー ト絶縁膜。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板と、この半導体基板表面を被覆するシ
   リコン窒化膜を含むキャパシタゲート絶縁物層と、この
   キャパシタゲート絶縁膜に形成するトレンチ溝を具備し
   、キャパシタ領域における半導体基板表面に被着する酸
   化物層の厚さを、トレンチ溝内に形成する酸化物層の厚
   さより大きくすることを特徴とする半導体集積回路。
2. （２）半導体基板表面を被覆するシリコン窒化膜を含む
   キャパシタゲート絶縁物層にトレンチ溝を設け、このト
   レンチ溝内に形成する酸化物層だけを除去する工程に続
   いてトレンチ溝内部にシリコン窒化膜を含むキャパシタ
   ゲート絶縁物層を形成することを特徴とする特許請求の
   範囲第１項記載の半導体集積回路の製造方法。