JPH0563880B2 - - Google Patents
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- Publication number
- JPH0563880B2 JPH0563880B2 JP11184387A JP11184387A JPH0563880B2 JP H0563880 B2 JPH0563880 B2 JP H0563880B2 JP 11184387 A JP11184387 A JP 11184387A JP 11184387 A JP11184387 A JP 11184387A JP H0563880 B2 JPH0563880 B2 JP H0563880B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- circuit
- input
- signal
- cell
- Prior art date
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- Expired - Lifetime
Links
- 238000004904 shortening Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 102100032449 EGF-like repeat and discoidin I-like domain-containing protein 3 Human genes 0.000 description 1
- 101001016381 Homo sapiens EGF-like repeat and discoidin I-like domain-containing protein 3 Proteins 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は読出し専用半導体メモリワード線駆動
回路に関する。
回路に関する。
従来のワード線駆動回路の一例を第４図に示
す。
す。
第４図において、Ｘデコーダ２０１がアドレス
信号を受け、これを解読した結果の信号は、セル
部２００のワードライン２０の先端１９に入力す
る。セル部２００内の各セルは、この信号により
駆動されてオン・オフ動作を行い、その電流差を
データセンス回路２０２が検知し、出力回路２０
３がその結果を出力する。
信号を受け、これを解読した結果の信号は、セル
部２００のワードライン２０の先端１９に入力す
る。セル部２００内の各セルは、この信号により
駆動されてオン・オフ動作を行い、その電流差を
データセンス回路２０２が検知し、出力回路２０
３がその結果を出力する。
セルを構成するＮ型トランジスタ２１，２２，
２３…２４はエンハンスメント型かデイプレツシ
ヨン型かにすることにより、同一の駆動信号に対
してオンしたりオフしたりする。ワードライン２
０は、その延長方向に沿つて抵抗と浮遊容量とが
分布したのと等価であり、Ｘデコーダ２０１の出
力は、この抵抗と浮遊容量によるデイレイをもつ
てワードライン先端１９からワードライン末端２
５まで伝達される。
２３…２４はエンハンスメント型かデイプレツシ
ヨン型かにすることにより、同一の駆動信号に対
してオンしたりオフしたりする。ワードライン２
０は、その延長方向に沿つて抵抗と浮遊容量とが
分布したのと等価であり、Ｘデコーダ２０１の出
力は、この抵抗と浮遊容量によるデイレイをもつ
てワードライン先端１９からワードライン末端２
５まで伝達される。
上述した従来のワード線駆動回路データセンス
においては、データセンス回路２０２は、セルの
オン・オフ電流を検知する為、Ｘデコーダ２０１
からの信号に対するセンスレベルは、セルのスレ
ツシヨールド電圧値VTS近傍となる。従つて、ア
クセス時間に影響するワードラインのデイレイ
は、第５図に示すように電源電圧からスレツシヨ
ールド電圧値VTSまで変化する時間DEL１で決定
されるが、このデイレイは、セル部２００が大容
量化し、ワードライン長が長くなるにつれ、電源
電圧からスレツシヨールド電圧値VTSまで変化す
る時間が長くなるので、ROMのアクセス時間が
長くなるという問題点がある。
においては、データセンス回路２０２は、セルの
オン・オフ電流を検知する為、Ｘデコーダ２０１
からの信号に対するセンスレベルは、セルのスレ
ツシヨールド電圧値VTS近傍となる。従つて、ア
クセス時間に影響するワードラインのデイレイ
は、第５図に示すように電源電圧からスレツシヨ
ールド電圧値VTSまで変化する時間DEL１で決定
されるが、このデイレイは、セル部２００が大容
量化し、ワードライン長が長くなるにつれ、電源
電圧からスレツシヨールド電圧値VTSまで変化す
る時間が長くなるので、ROMのアクセス時間が
長くなるという問題点がある。
そこで、本発明の目的は、ワードラインの立下
りを速くし、ROMのアクセス時間を短縮できる
ワード線駆動回路を提供することにある。
りを速くし、ROMのアクセス時間を短縮できる
ワード線駆動回路を提供することにある。
本発明の回路は、アドレス信号に対する解読結
果による信号をワード線を介して読出し専用メモ
リセルに供給して該セルをオン・オフさせるワー
ド線駆動回路において、 ワード線の末端を入力とする奇数段のインバー
タと、 インバータの最終段の出力およびワード線の末
端を入力する２入力とNOR回路と、 ゲート、ドレイン、ソースがそれぞれ２入力
NOR回路の出力、末端、接地電位に接続された
Ｎ型トランジスタ とを設けたことを特徴とする。
果による信号をワード線を介して読出し専用メモ
リセルに供給して該セルをオン・オフさせるワー
ド線駆動回路において、 ワード線の末端を入力とする奇数段のインバー
タと、 インバータの最終段の出力およびワード線の末
端を入力する２入力とNOR回路と、 ゲート、ドレイン、ソースがそれぞれ２入力
NOR回路の出力、末端、接地電位に接続された
Ｎ型トランジスタ とを設けたことを特徴とする。
次に、本発明の実施例につき図面を参照して説
明する。
明する。
第１図および第２図は、本発明の一実施例であ
る。
る。
本実施例は、アドレス信号を受けこれを解読し
た結果の信号をセル部１００のワードライン２の
先端１に出力するＸデコーダ１０１と、複数のＮ
型トランジスタ３，４，５…６よりなるセルを含
むセル部１００と、セル部１００内のセルのオ
ン・オフ電流を検知するデータセンス回路１０２
と、データセンス回路１０２の検知信号を受け、
その結果を出力する出力回路１０３と、セル部１
００内のワードライン２の末端７に接続されるワ
ードラインデイレイ短縮回路１０４より構成され
る。
た結果の信号をセル部１００のワードライン２の
先端１に出力するＸデコーダ１０１と、複数のＮ
型トランジスタ３，４，５…６よりなるセルを含
むセル部１００と、セル部１００内のセルのオ
ン・オフ電流を検知するデータセンス回路１０２
と、データセンス回路１０２の検知信号を受け、
その結果を出力する出力回路１０３と、セル部１
００内のワードライン２の末端７に接続されるワ
ードラインデイレイ短縮回路１０４より構成され
る。
セルを構成するＮ型トランジスタ３，４，５…
６は、エンハンスメント型デイプレツシヨン型か
にすることにより、同一の駆動信号に対してオン
したりオフしたりする。これらのＮ型トランジス
タ３，４，５…６は、また、第４図に示したＮ型
トランジスタ２１，２２，２３…２４と同様であ
り、Ｘデコーダ１０１からの信号に対するセンス
レベルは、データセンス回路１０２のセンスレベ
ルとほぼ同一のスレツシヨールド電圧値VTSとな
る。
６は、エンハンスメント型デイプレツシヨン型か
にすることにより、同一の駆動信号に対してオン
したりオフしたりする。これらのＮ型トランジス
タ３，４，５…６は、また、第４図に示したＮ型
トランジスタ２１，２２，２３…２４と同様であ
り、Ｘデコーダ１０１からの信号に対するセンス
レベルは、データセンス回路１０２のセンスレベ
ルとほぼ同一のスレツシヨールド電圧値VTSとな
る。
第２図は、第１図のＸデコーダ１０１からの信
号を受けるセル部１００の等価回路とワードライ
ンデイレイ短縮回路１０４の詳細とを示す。
号を受けるセル部１００の等価回路とワードライ
ンデイレイ短縮回路１０４の詳細とを示す。
ワードラインデイレイ短縮回路１０４は、ワー
ドライン２の末端７から３段接続されたインバー
タ１５，１４および１３とワードライン２の末端
７にドレインを接続したＮ型トランジスタ１１
と、Ｎ型トランジスタ１１のゲートの出力信号１
８を接続し一つの入力信号１６はワードライン２
の末端７に接続し、他の入力信号１７をインバー
タ１３の出力信号と接続した２入力NOR回路１
２とで構成される。
ドライン２の末端７から３段接続されたインバー
タ１５，１４および１３とワードライン２の末端
７にドレインを接続したＮ型トランジスタ１１
と、Ｎ型トランジスタ１１のゲートの出力信号１
８を接続し一つの入力信号１６はワードライン２
の末端７に接続し、他の入力信号１７をインバー
タ１３の出力信号と接続した２入力NOR回路１
２とで構成される。
Ｘデコーダ１０１はアドレス信号を解読してそ
の結果の信号を駆動信号としてワードライン２の
選択ワードライン２の末端７が“Ｈ”状態のと
き、２入力NOR回路１２の入力１６に“Ｈ”、入
力１７に“Ｌ”が入力し、出力１８は“Ｌ”とな
り、Ｎ型トランジスタ１１はオフ状態となる。
の結果の信号を駆動信号としてワードライン２の
選択ワードライン２の末端７が“Ｈ”状態のと
き、２入力NOR回路１２の入力１６に“Ｈ”、入
力１７に“Ｌ”が入力し、出力１８は“Ｌ”とな
り、Ｎ型トランジスタ１１はオフ状態となる。
次に、末端７が“Ｈ”状態から“Ｌ”状態とな
り始めると２入力NOR回路１２の入力１６は
“Ｌ”となり、インバータ１５，１４および１３
による３段の遅れにより、入力１７に“Ｈ”が入
力するまで、入力信号１８は第３図に示す“Ｈ”
のパルスとなり、Ｎ型トランジスタ１１はオン状
態となつて、GNDに電流が流れ込む。このこと
より、ワードライン２の電圧立下がりを補助し短
縮する。
り始めると２入力NOR回路１２の入力１６は
“Ｌ”となり、インバータ１５，１４および１３
による３段の遅れにより、入力１７に“Ｈ”が入
力するまで、入力信号１８は第３図に示す“Ｈ”
のパルスとなり、Ｎ型トランジスタ１１はオン状
態となつて、GNDに電流が流れ込む。このこと
より、ワードライン２の電圧立下がりを補助し短
縮する。
以上の説明で明らかな如く、本発明によれば、
セルの大容量化に伴い、ワードライン長が延びて
も、ワードラインの立下がりを速くすることがで
き、ROMの第一の特性であるアクセス時間が短
くできる。
セルの大容量化に伴い、ワードライン長が延びて
も、ワードラインの立下がりを速くすることがで
き、ROMの第一の特性であるアクセス時間が短
くできる。
第１図と第２図は、本発明の一実施例、第３図
は本実施例の波形図、第４図は従来例および第５
図は従来例の波形図をそれぞれ示す。 ２，２０……ワードライン、３，４，５，６，
２１，２２，２３，２４，１１……Ｎ型トランジ
スタ、１２…２入力NOR回路、１３，１４，１
５……インバータ、１，１９……先端、７，２５
……末端、１００，２００……セル部、１０１，
２０１……Ｘデコーダ、１０２，２０２……デー
タセンス回路、１０３，２０３……出力回路、１
０４……ワードラインデイレイ短縮回路。
は本実施例の波形図、第４図は従来例および第５
図は従来例の波形図をそれぞれ示す。 ２，２０……ワードライン、３，４，５，６，
２１，２２，２３，２４，１１……Ｎ型トランジ
スタ、１２…２入力NOR回路、１３，１４，１
５……インバータ、１，１９……先端、７，２５
……末端、１００，２００……セル部、１０１，
２０１……Ｘデコーダ、１０２，２０２……デー
タセンス回路、１０３，２０３……出力回路、１
０４……ワードラインデイレイ短縮回路。
Claims (1)
- 【特許請求の範囲】 １ アドレス信号に対する解読結果による信号を
ワード線を介して読出し専用メモリセルに供給し
て該ケルをオン・オフさせるワード線駆動回路に
おいて、 前記ワード線の末端を入力とする奇数段のイン
バータと、 該インバータの最終段の出力および前記末端を
入力とする２入力NOR回路と、 ゲート、ドレイン、ソースがそれぞれ前記２入
力NOR回路の出力、前記末端、接地電位に接続
されたＮ型トランジスタ とを設けたことを特徴とするワード線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111843A JPS63276793A (ja) | 1987-05-07 | 1987-05-07 | ワ−ド線駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111843A JPS63276793A (ja) | 1987-05-07 | 1987-05-07 | ワ−ド線駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63276793A JPS63276793A (ja) | 1988-11-15 |
| JPH0563880B2 true JPH0563880B2 (ja) | 1993-09-13 |
Family
ID=14571558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62111843A Granted JPS63276793A (ja) | 1987-05-07 | 1987-05-07 | ワ−ド線駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63276793A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4631743B2 (ja) * | 2006-02-27 | 2011-02-16 | ソニー株式会社 | 半導体装置 |
| JP6469554B2 (ja) * | 2015-09-11 | 2019-02-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130294A (en) * | 1981-02-05 | 1982-08-12 | Toshiba Corp | Semiconductor memory |
| JPS60226095A (ja) * | 1984-04-25 | 1985-11-11 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
-
1987
- 1987-05-07 JP JP62111843A patent/JPS63276793A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130294A (en) * | 1981-02-05 | 1982-08-12 | Toshiba Corp | Semiconductor memory |
| JPS60226095A (ja) * | 1984-04-25 | 1985-11-11 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63276793A (ja) | 1988-11-15 |
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