JPS589514B2 - 半導体メモリのコモンデ−タ線負荷回路 - Google Patents

半導体メモリのコモンデ−タ線負荷回路

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JPS589514B2
JPS589514B2 JP56187029A JP18702981A JPS589514B2 JP S589514 B2 JPS589514 B2 JP S589514B2 JP 56187029 A JP56187029 A JP 56187029A JP 18702981 A JP18702981 A JP 18702981A JP S589514 B2 JPS589514 B2 JP S589514B2
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JP
Japan
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common data
data line
semiconductor memory
load circuit
line load
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JP56187029A
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English (en)
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JPS57117181A (en
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久保征治
佐々木敏夫
増原利明
湊修
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Hitachi Ltd
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Hitachi Ltd
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

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  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 本発明はｐ．ｎチャンネル両方の型の ＭＯＳＦＥＴを用いた、スタティック型メモリ回路のコ
モンデータ線の負荷回路に関する。
従来、第１図に示す如き回路で、読み出しは次のように
行われていた。
メモリセル２２を形成するトランジスタ５，６，７．８
より読み出された信号電流がスイッチ用のＦＥＴ９，１
０を通してコモンデータ線１１０，１１１（書込み、読
み出しのための共通データ線）に接続された負荷ＦＥＴ
３，４を流れ、そのとき生じた電位差が差動増巾器１１
により増巾される。
いっぽう、書き込み時にはＦＥＴ１，２を通してデータ
入力端子１１２，１１３より高、低両レベルの電圧がコ
モンデータ線に伝えられる。
このような従来回路の欠点は以下のようである。
（１）読み出し時、コモンデータ線の電圧は、高レベル
の線がｖｃｃ−ｖＴ、低レベルの線がＶＣＣ一ｖＴ−Δ
Ｖ（ただし、Δｖは数１００ｍＶの信号振巾）となり、
ＦＥＴ３，４のしきい電圧ｖＴに差があると読み出し電
圧を生じ、アクセスタイムのばらつきの原因となる。
（２）書き込み時、コモンデータ線には十分な電圧振巾
が必要であるが、ＦＥＴＩ，２を通してＦＥＴ３，４の
負荷素子が接続された状態で十分低いレベルにコモンデ
ータ線の電圧を落とすことがむずかしい。
そこで、第２図の如《、しきい電圧分の電圧降下を生せ
しめるｎチャンネルＭＯＳＦＥＴ１６と書込み時には切
り放され、読み出し時には抵抗の役目のするｐチャンネ
ノレＭＯＳＦＥＴ１７，１Ｂより成るコモンデータ線（
書込み、読み出しのための共通データ線）の負荷回路を
提供するのが本発明の骨子である。
本発明において、負荷素子１７，１ＢはｐチャンネルＭ
ＯＳＦＥＴであり、そのゲート電圧は読み出し時には接
地電位となってオン状態となる。
したがって１７，１Ｂは通常非飽和領域にバイヤスされ
、単なる抵抗として動作するためしきい電圧のばらつき
はコモンデータ線電位に何ら影響を与えない。
また、書き込み時には書込み信号の端子４４への印加に
よりＭＯＳトランジスタ１７，１８はカット・オフとな
り、ＶＣＣ から流れる電流は完全に切断される。
したがって、コモンデータ線１１０，１１１の低レベル
となるべき線を十分低電圧に落とすことは容易である。
この他の効果として、書き込み信号端子４４よりのパル
スによりデータのオン・オフを行うＦＥＴ１４，１５お
よび、Ｙアドレス１１５の信号により選択されたビット
のデータ線とコモンデータ線のオン・オフを行うＦＥＴ
１９，２０の巾と長さ（Ｗ７Ｌ）比を大きくとらなくて
済むため、チップ面積の低減ができ、同時に高速の読み
出し、書き込みを行うことができる。
図において、１１６はゲート線であり、２１は差動増巾
器である。
【図面の簡単な説明】
第１図は従来のメモリ回路を示す図、第２図は本発明の
メモリ回路を示す図である。 ２２……メモリセル、１１０，１１１……コモンデータ
線。

Claims (1)

  1. 【特許請求の範囲】 １ メモリセルが選択用のゲートを介して読出し、書込
    みに共通の対をなすコモンデータ線に接続された半導体
    メモリにおいて、前記対をなすコモンデータ線と電源端
    との間にそれぞれ接続され、それぞれのゲートに印加さ
    れるタイミング信号により前記メモリの書込み時にはカ
    ットオフ状態、非書込み時にオン状態とされる対をなす
    負荷用ＭＯＳトランジスタを有することを特徴とする半
    導体メモリのコモンデータ線負荷回路。 ２ 前記メモリセルはｎ（ｐ）チャネルＭＯＳトランジ
    スタで構成され前記負荷用ＭＯＳ｝ランジスタはｐ（ｎ
    ）チネネルＭＯＳ｝ランジスタである特許請求の範囲第
    １項記載の半導体メモリのコモンデータ線負荷回路。
JP56187029A 1981-11-24 1981-11-24 半導体メモリのコモンデ−タ線負荷回路 Expired JPS589514B2 (ja)

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* Cited by examiner, † Cited by third party
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