JPH0850799A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0850799A JPH0850799A JP18494594A JP18494594A JPH0850799A JP H0850799 A JPH0850799 A JP H0850799A JP 18494594 A JP18494594 A JP 18494594A JP 18494594 A JP18494594 A JP 18494594A JP H0850799 A JPH0850799 A JP H0850799A
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- 238000003491 array Methods 0.000 claims description 15
- 230000010354 integration Effects 0.000 abstract description 13
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- 238000000034 method Methods 0.000 description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 本発明は、通常のメモリセルアレイ及び冗長
セルアレイに対して設けられる回路を共通化して、集積
度の向上及び消費電力の減少を同時に可能とする半導体
記憶装置を実現することを目的とする。 【構成】 入力アドレスの上位アドレス用の第1のメモ
リセルアレイと下位アドレス用の第2のメモリセルアレ
イとに分けられたメモリセルアレイと、補正用データを
記憶する冗長セルアレイと、前記第1のメモリセルアレ
イに対して設けられた第1のセンスアンプと、前記第1
のメモリセルアレイに対して設けられた第1のコラムデ
コーダと、前記第2のメモリセルアレイに対して設けら
れた第2のセンスアンプと、前記第2のメモリセルアレ
イに対して設けられた第2のコラムデコーダとからな
り、前記入力アドレスにより前記第1のメモリセルアレ
イがアクセスされると、前記冗長セルアレイからの上位
アドレスの補正用データは、前記冗長セルアレイに対す
るセンスアンプ及びコラムデコーダとして動作する非選
択となった第2のセンスアンプ及び第2のコラムデコー
ダを介して出力されるよう構成する。
セルアレイに対して設けられる回路を共通化して、集積
度の向上及び消費電力の減少を同時に可能とする半導体
記憶装置を実現することを目的とする。 【構成】 入力アドレスの上位アドレス用の第1のメモ
リセルアレイと下位アドレス用の第2のメモリセルアレ
イとに分けられたメモリセルアレイと、補正用データを
記憶する冗長セルアレイと、前記第1のメモリセルアレ
イに対して設けられた第1のセンスアンプと、前記第1
のメモリセルアレイに対して設けられた第1のコラムデ
コーダと、前記第2のメモリセルアレイに対して設けら
れた第2のセンスアンプと、前記第2のメモリセルアレ
イに対して設けられた第2のコラムデコーダとからな
り、前記入力アドレスにより前記第1のメモリセルアレ
イがアクセスされると、前記冗長セルアレイからの上位
アドレスの補正用データは、前記冗長セルアレイに対す
るセンスアンプ及びコラムデコーダとして動作する非選
択となった第2のセンスアンプ及び第2のコラムデコー
ダを介して出力されるよう構成する。
Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に冗長回路を有する半導体記憶装置に関する。
特に冗長回路を有する半導体記憶装置に関する。
【0002】近年、半導体記憶装置の記憶容量の大容量
化は更に進んでおり、マスクROMでは歩留りの向上の
ため、冗長回路が設けられている。この冗長回路によれ
ば、通常のメモリセルに加えて補正用データを記憶する
冗長セルが設けられており、この冗長セルにより不良セ
ルを救済する。
化は更に進んでおり、マスクROMでは歩留りの向上の
ため、冗長回路が設けられている。この冗長回路によれ
ば、通常のメモリセルに加えて補正用データを記憶する
冗長セルが設けられており、この冗長セルにより不良セ
ルを救済する。
【0003】
【従来の技術】図8は、一般的なマスクROMを示す平
面図である。同図中、マスクROM100の素子領域1
01には、メモリセルアレイ、コラムデコーダ、ロウデ
コーダ、センスアンプ等が設けられている。この素子領
域101の一部分102を例に取って拡大してブロック
図として示したのが図9である。
面図である。同図中、マスクROM100の素子領域1
01には、メモリセルアレイ、コラムデコーダ、ロウデ
コーダ、センスアンプ等が設けられている。この素子領
域101の一部分102を例に取って拡大してブロック
図として示したのが図9である。
【0004】図9において、部分102は大略上位アド
レスに対して設けられた回路部分111及び下位アドレ
スに対して設けられた回路部分112からなる。つま
り、このマスクROM100の記憶容量は大きいため、
メモリセルアレイを上位アドレス用メモリセルと下位ア
ドレス用メモリセルとに分けてある。従って、例えば入
力アドレスが所定値より大きい場合は、回路部分111
により上位アドレス用メモリセルがアクセスされる。こ
の例では、16ビットのパリティ方式を用いている。
レスに対して設けられた回路部分111及び下位アドレ
スに対して設けられた回路部分112からなる。つま
り、このマスクROM100の記憶容量は大きいため、
メモリセルアレイを上位アドレス用メモリセルと下位ア
ドレス用メモリセルとに分けてある。従って、例えば入
力アドレスが所定値より大きい場合は、回路部分111
により上位アドレス用メモリセルがアクセスされる。こ
の例では、16ビットのパリティ方式を用いている。
【0005】回路部分111は、上位アドレス用メモリ
セルアレイ01H,05Hと、メモリセルアレイ01H
に対して設けられたセンスアンプ111−1と、メモリ
セルアレイ01Hに対して設けられたコラムデコーダ1
11−2と、メモリセルアレイ05Hに対して設けられ
たセンスアンプ111−3と、メモリセルアレイ05H
に対して設けられたコラムデコーダ111−4と、上位
アドレスの補正用データを記憶する冗長セルアレイ11
1−5と、冗長セルアレイ111−5に対して設けられ
たセンスアンプ111−6と、冗長セルアレイ111−
5に対して設けられたコラムデコーダ111−7と、メ
モリセルアレイ01Hに対して設けられたロウデコーダ
111−8と、メモリセルアレイ05Hに対して設けら
れたロウデコーダ111−9と、冗長セルアレイ111
−5に対して設けられたロウデコーダ111−10とか
らなる。
セルアレイ01H,05Hと、メモリセルアレイ01H
に対して設けられたセンスアンプ111−1と、メモリ
セルアレイ01Hに対して設けられたコラムデコーダ1
11−2と、メモリセルアレイ05Hに対して設けられ
たセンスアンプ111−3と、メモリセルアレイ05H
に対して設けられたコラムデコーダ111−4と、上位
アドレスの補正用データを記憶する冗長セルアレイ11
1−5と、冗長セルアレイ111−5に対して設けられ
たセンスアンプ111−6と、冗長セルアレイ111−
5に対して設けられたコラムデコーダ111−7と、メ
モリセルアレイ01Hに対して設けられたロウデコーダ
111−8と、メモリセルアレイ05Hに対して設けら
れたロウデコーダ111−9と、冗長セルアレイ111
−5に対して設けられたロウデコーダ111−10とか
らなる。
【0006】同様にして、回路部分112は、下位アド
レス用メモリセルアレイ01L,05Lと、メモリセル
アレイ05Lに対して設けられたセンスアンプ112−
1と、メモリセルアレイ05Lに対して設けられたコラ
ムデコーダ112−2と、メモリセルアレイ01Lに対
して設けられたセンスアンプ112−3と、メモリセル
アレイ01Lに対して設けられたコラムデコーダ112
−4と、下位アドレスの補正用データを記憶する冗長セ
ルアレイ112−5と、冗長セルアレイ112−5に対
して設けられたセンスアンプ112−6と、冗長セルア
レイ112−5に対して設けられたコラムデコーダ11
2−7と、メモリセルアレイ05Lに対して設けられた
ロウデコーダ112−8と、メモリセルアレイ01Lに
対して設けられたロウデコーダ112−9と、冗長セル
アレイ112−5に対して設けられたロウデコーダ11
2−10とからなる。
レス用メモリセルアレイ01L,05Lと、メモリセル
アレイ05Lに対して設けられたセンスアンプ112−
1と、メモリセルアレイ05Lに対して設けられたコラ
ムデコーダ112−2と、メモリセルアレイ01Lに対
して設けられたセンスアンプ112−3と、メモリセル
アレイ01Lに対して設けられたコラムデコーダ112
−4と、下位アドレスの補正用データを記憶する冗長セ
ルアレイ112−5と、冗長セルアレイ112−5に対
して設けられたセンスアンプ112−6と、冗長セルア
レイ112−5に対して設けられたコラムデコーダ11
2−7と、メモリセルアレイ05Lに対して設けられた
ロウデコーダ112−8と、メモリセルアレイ01Lに
対して設けられたロウデコーダ112−9と、冗長セル
アレイ112−5に対して設けられたロウデコーダ11
2−10とからなる。
【0007】尚、図9中、BLはビット線、WDXXは
ワード系入力、RDEC0X〜RDEC2Xはロウデコ
ーダ選択線、BSBXXはブロック系入力、BLCは補
正用データ専用のビット線、RDSCは補正用データ専
用のロウデコーダ選択線を表す。
ワード系入力、RDEC0X〜RDEC2Xはロウデコ
ーダ選択線、BSBXXはブロック系入力、BLCは補
正用データ専用のビット線、RDSCは補正用データ専
用のロウデコーダ選択線を表す。
【0008】
【発明が解決しようとする課題】しかし、図9の構成で
は、冗長セルアレイ111−5に対して専用のセンスア
ンプ111−6、コラムデコーダ111−7及びロウデ
コーダ111−10が設けられており、冗長セルアレイ
112−5に対しては専用のセンスアンプ112−6、
コラムデコーダ112−7及びロウデコーダ112−1
0が設けられている。又、冗長セルアレイ111−5,
112−5に対しては、補正用データ専用のビット線B
LCやロウデコーダ選択線RDSCも設けられている。
は、冗長セルアレイ111−5に対して専用のセンスア
ンプ111−6、コラムデコーダ111−7及びロウデ
コーダ111−10が設けられており、冗長セルアレイ
112−5に対しては専用のセンスアンプ112−6、
コラムデコーダ112−7及びロウデコーダ112−1
0が設けられている。又、冗長セルアレイ111−5,
112−5に対しては、補正用データ専用のビット線B
LCやロウデコーダ選択線RDSCも設けられている。
【0009】このため、冗長セルアレイ111−5,1
12−5に対して専用に設けられたセンスアンプ111
−6,112−6、コラムデコーダ111−7,112
−7、ロウデコーダ111−10,112−10、ビッ
ト線BLC及びロウデコーダ選択線RDSCが図8の素
子領域101上で比較的大きな面積を占めてしまい、マ
スクROM100の集積度の向上を妨げてしまうという
問題があった。つまり、マスクROMの記憶容量を大容
量化する場合、歩留りの向上のために冗長セルを設ける
ことは不可欠であるが、この冗長セルに対して専用のセ
ンスアンプやコラムデコーダ等の回路を設ける必要があ
ったため、マスクROMの集積度の向上には限界があっ
た。
12−5に対して専用に設けられたセンスアンプ111
−6,112−6、コラムデコーダ111−7,112
−7、ロウデコーダ111−10,112−10、ビッ
ト線BLC及びロウデコーダ選択線RDSCが図8の素
子領域101上で比較的大きな面積を占めてしまい、マ
スクROM100の集積度の向上を妨げてしまうという
問題があった。つまり、マスクROMの記憶容量を大容
量化する場合、歩留りの向上のために冗長セルを設ける
ことは不可欠であるが、この冗長セルに対して専用のセ
ンスアンプやコラムデコーダ等の回路を設ける必要があ
ったため、マスクROMの集積度の向上には限界があっ
た。
【0010】他方、上記冗長セルアレイ111−5,1
12−5に対してセンスアンプ111−6,112−
6、コラムデコーダ111−7,112−7及びロウデ
コーダ111−10,112−10が専用に設けられて
いるため、これらの部分の消費電力及びこれらの部分を
駆動制御する駆動制御系の消費電力がマスクROM10
0全体の消費電力に加算されてしまうという問題もあっ
た。このため、マスクROMの低消費電力化にも限界が
あった。
12−5に対してセンスアンプ111−6,112−
6、コラムデコーダ111−7,112−7及びロウデ
コーダ111−10,112−10が専用に設けられて
いるため、これらの部分の消費電力及びこれらの部分を
駆動制御する駆動制御系の消費電力がマスクROM10
0全体の消費電力に加算されてしまうという問題もあっ
た。このため、マスクROMの低消費電力化にも限界が
あった。
【0011】本発明は、通常のメモリセルアレイ及び冗
長セルアレイに対して設けられる回路を共通化して、集
積度の向上及び消費電力の減少を同時に可能とする半導
体記憶装置を実現しようとする。
長セルアレイに対して設けられる回路を共通化して、集
積度の向上及び消費電力の減少を同時に可能とする半導
体記憶装置を実現しようとする。
【0012】
【課題を解決するための手段】請求項1記載の発明は、
入力アドレスの上位アドレス用の第1のメモリセルアレ
イと下位アドレス用の第2のメモリセルアレイとに分け
られたメモリセルアレイと、補正用データを記憶する冗
長セルアレイと、該第1のメモリセルアレイに対して設
けられた第1のセンスアンプと、該第1のメモリセルア
レイに対して設けられた第1のコラムデコーダと、該第
2のメモリセルアレイに対して設けられた第2のセンス
アンプと、該第2のメモリセルアレイに対して設けられ
た第2のコラムデコーダとからなり、該入力アドレスに
より該第1のメモリセルアレイがアクセスされると、該
冗長セルアレイからの上位アドレスの補正用データは、
該冗長セルアレイに対するセンスアンプ及びコラムデコ
ーダとして動作する非選択となった第2のセンスアンプ
及び第2のコラムデコーダを介して出力される。
入力アドレスの上位アドレス用の第1のメモリセルアレ
イと下位アドレス用の第2のメモリセルアレイとに分け
られたメモリセルアレイと、補正用データを記憶する冗
長セルアレイと、該第1のメモリセルアレイに対して設
けられた第1のセンスアンプと、該第1のメモリセルア
レイに対して設けられた第1のコラムデコーダと、該第
2のメモリセルアレイに対して設けられた第2のセンス
アンプと、該第2のメモリセルアレイに対して設けられ
た第2のコラムデコーダとからなり、該入力アドレスに
より該第1のメモリセルアレイがアクセスされると、該
冗長セルアレイからの上位アドレスの補正用データは、
該冗長セルアレイに対するセンスアンプ及びコラムデコ
ーダとして動作する非選択となった第2のセンスアンプ
及び第2のコラムデコーダを介して出力される。
【0013】請求項2記載の発明では、前記第1のセン
スアンプと、前記第1のコラムデコーダと、前記第2の
センスアンプと、前記第2のコラムデコーダとは、夫々
複数のメモリセルアレイに対して設けられている。
スアンプと、前記第1のコラムデコーダと、前記第2の
センスアンプと、前記第2のコラムデコーダとは、夫々
複数のメモリセルアレイに対して設けられている。
【0014】請求項3記載の発明では、前記冗長セルア
レイに対するビット線は、前記第2のメモリセルアレイ
に対するビット線と共通に使用される。
レイに対するビット線は、前記第2のメモリセルアレイ
に対するビット線と共通に使用される。
【0015】請求項4記載の発明では、前記冗長セルア
レイに対するロウデコーダ選択線は、前記第2のメモリ
セルアレイに対するロウデコーダ選択線と共通に使用さ
れる。
レイに対するロウデコーダ選択線は、前記第2のメモリ
セルアレイに対するロウデコーダ選択線と共通に使用さ
れる。
【0016】請求項5記載の発明では、前記第2のセン
スアンプは、前記入力アドレスと冗長アドレスとが一致
するか否かを示す切り換え信号に応答して前記第2のメ
モリセルアレイからのデータ及び前記冗長セルアレイか
らのデータのうち一方を選択的に出力する。
スアンプは、前記入力アドレスと冗長アドレスとが一致
するか否かを示す切り換え信号に応答して前記第2のメ
モリセルアレイからのデータ及び前記冗長セルアレイか
らのデータのうち一方を選択的に出力する。
【0017】請求項6記載の発明では、前記第1及び第
2のセンスアンプは、夫々非動作時には一方の論理レベ
ルに固定された信号を出力する。
2のセンスアンプは、夫々非動作時には一方の論理レベ
ルに固定された信号を出力する。
【0018】
【作用】請求項1記載の発明によれば、非動作となるセ
ンスアンプ及びコラムデコーダが冗長セルアレイに対す
るセンスアンプ及びコラムデコーダとして使用されるの
で、冗長セルアレイ専用のセンスアンプ及びコラムデコ
ーダが不要となる。
ンスアンプ及びコラムデコーダが冗長セルアレイに対す
るセンスアンプ及びコラムデコーダとして使用されるの
で、冗長セルアレイ専用のセンスアンプ及びコラムデコ
ーダが不要となる。
【0019】請求項2記載の発明によれば、冗長セルア
レイ専用のセンスアンプ及びコラムデコーダが不要な
分、その分素子領域上で占める面積が減少し、半導体記
憶装置の集積度の向上が可能となる。更に、従来の場合
に比べると、冗長セルアレイ専用のセンスアンプ及びコ
ラムデコーダが設けられていない分、これらの部分を駆
動制御する駆動制御系の消費電力が減少するので、半導
体記憶装置全体としての消費電力が減少する。
レイ専用のセンスアンプ及びコラムデコーダが不要な
分、その分素子領域上で占める面積が減少し、半導体記
憶装置の集積度の向上が可能となる。更に、従来の場合
に比べると、冗長セルアレイ専用のセンスアンプ及びコ
ラムデコーダが設けられていない分、これらの部分を駆
動制御する駆動制御系の消費電力が減少するので、半導
体記憶装置全体としての消費電力が減少する。
【0020】請求項3記載の発明によれば、冗長セルア
レイに対しては、補正用データ専用のビット線を設ける
必要がなくなり、第2のメモリセルアレイに対するビッ
ト線と共通に使用できるので、複雑な配線がない分半導
体記憶装置の集積度の向上が可能である。
レイに対しては、補正用データ専用のビット線を設ける
必要がなくなり、第2のメモリセルアレイに対するビッ
ト線と共通に使用できるので、複雑な配線がない分半導
体記憶装置の集積度の向上が可能である。
【0021】請求項4記載の発明によれば、冗長セルア
レイに対しては、補正用データ専用のロウデコーダ選択
線を設ける必要がなくなり、第2のメモリセルアレイに
対するビット線及びロウデコーダ選択線と共通に使用で
きので、複雑な配線がない分半導体記憶装置の集積度の
向上が可能である。
レイに対しては、補正用データ専用のロウデコーダ選択
線を設ける必要がなくなり、第2のメモリセルアレイに
対するビット線及びロウデコーダ選択線と共通に使用で
きので、複雑な配線がない分半導体記憶装置の集積度の
向上が可能である。
【0022】請求項5記載の発明によれば、前記第2の
センスアンプは、前記第2のメモリセルアレイからのデ
ータ及び前記冗長セルアレイからのデータのうち一方を
確実に、且つ、選択的に出力することができる。
センスアンプは、前記第2のメモリセルアレイからのデ
ータ及び前記冗長セルアレイからのデータのうち一方を
確実に、且つ、選択的に出力することができる。
【0023】請求項6記載の発明によれば、実際に動作
しているセンスアンプは1つであり、他の非動作のセン
スアンプの出力は例えばハイレベルに固定されているの
で、各センスアンプの出力の例えばアンドを求めること
で正しいデータを得ることができる。
しているセンスアンプは1つであり、他の非動作のセン
スアンプの出力は例えばハイレベルに固定されているの
で、各センスアンプの出力の例えばアンドを求めること
で正しいデータを得ることができる。
【0024】
【実施例】図1は、本発明になる半導体記憶装置の一実
施例の要部を示すブロック図である。本実施例では、本
発明がマスクROMに適用されている。説明の便宜上、
図1に示す回路部分は、上記図8に示すマスクROM1
00の部分102に対応するものとする。
施例の要部を示すブロック図である。本実施例では、本
発明がマスクROMに適用されている。説明の便宜上、
図1に示す回路部分は、上記図8に示すマスクROM1
00の部分102に対応するものとする。
【0025】図1に示す回路部分は、大略回路部分1及
び回路部分2からなる。このマスクROMの記憶容量は
大きいため、メモリセルアレイは上位アドレス用メモリ
セルと下位アドレス用メモリセルとに分けてある。従っ
て、例えば入力アドレスが所定値より大きい場合は、上
位アドレス用メモリセルがアクセスされる。又、16ビ
ットのパリティ方式が用いられるものとする。
び回路部分2からなる。このマスクROMの記憶容量は
大きいため、メモリセルアレイは上位アドレス用メモリ
セルと下位アドレス用メモリセルとに分けてある。従っ
て、例えば入力アドレスが所定値より大きい場合は、上
位アドレス用メモリセルがアクセスされる。又、16ビ
ットのパリティ方式が用いられるものとする。
【0026】回路部分1は、上位アドレス用メモリセル
アレイ01Hと、下位アドレス用メモリセルアレイ01
Lと、メモリセルアレイ01Hに対して設けられたセン
スアンプ1−1と、メモリセルアレイ01Hに対して設
けられたコラムデコーダ1−2と、メモリセルアレイ0
1Lに対して設けられたセンスアンプ1−3と、メモリ
セルアレイ01Lに対して設けられたコラムデコーダ1
−4と、上位アドレスの補正用データを記憶する冗長セ
ルアレイ1−5と、ロウデコーダ1−10とからなる。
尚、メモリセルアレイ01H,01Lを夫々1ブロック
(面)とすると、実際には32ブロック(面)のメモリ
セルアレイが設けられている。
アレイ01Hと、下位アドレス用メモリセルアレイ01
Lと、メモリセルアレイ01Hに対して設けられたセン
スアンプ1−1と、メモリセルアレイ01Hに対して設
けられたコラムデコーダ1−2と、メモリセルアレイ0
1Lに対して設けられたセンスアンプ1−3と、メモリ
セルアレイ01Lに対して設けられたコラムデコーダ1
−4と、上位アドレスの補正用データを記憶する冗長セ
ルアレイ1−5と、ロウデコーダ1−10とからなる。
尚、メモリセルアレイ01H,01Lを夫々1ブロック
(面)とすると、実際には32ブロック(面)のメモリ
セルアレイが設けられている。
【0027】同様にして、回路部分2は、上位アドレス
用メモリセルアレイ05Hと、下位アドレス用メモリセ
ルアレイ05Lと、メモリセルアレイ05Hに対して設
けられたセンスアンプ2−1と、メモリセルアレイ05
Hに対して設けられたコラムデコーダ2−2と、メモリ
セルアレイ05Lに対して設けられたセンスアンプ2−
3と、メモリセルアレイ05Lに対して設けられたコラ
ムデコーダ2−4と、下位アドレスの補正用データを記
憶する冗長セルアレイ2−5と、ロウデコーダ2−10
とからなる。
用メモリセルアレイ05Hと、下位アドレス用メモリセ
ルアレイ05Lと、メモリセルアレイ05Hに対して設
けられたセンスアンプ2−1と、メモリセルアレイ05
Hに対して設けられたコラムデコーダ2−2と、メモリ
セルアレイ05Lに対して設けられたセンスアンプ2−
3と、メモリセルアレイ05Lに対して設けられたコラ
ムデコーダ2−4と、下位アドレスの補正用データを記
憶する冗長セルアレイ2−5と、ロウデコーダ2−10
とからなる。
【0028】尚、図1中、BLはビット線、WDXXは
ワード系入力、RDEC0X〜RDEC2Xはロウデコ
ーダ選択線、BSBXXはブロック系入力を表す。回路
部分1について見ると、ワード系入力WDXX及びロウ
デコーダ選択線RDEC0X,RDEC1Xは、メモリ
セルアレイ01H,01L及び冗長セルアレイ1−5に
対して共通に設けられている。ブロック系入力BSBX
X及びロウデコーダ選択線RDEC2Xは、メモリセル
アレイ01Hのみと、メモリセルアレイ01L及び冗長
セルアレイ1−5の両方とに対して、別々に設けられて
いる。又、ビット線BLは、メモリセルアレイ01Hの
みと、メモリセルアレイ01L及び冗長セルアレイ1−
5に対して共通と、別々に設けられている。回路部分2
については、回路部分1の場合と同様なので、その説明
は省略する。
ワード系入力、RDEC0X〜RDEC2Xはロウデコ
ーダ選択線、BSBXXはブロック系入力を表す。回路
部分1について見ると、ワード系入力WDXX及びロウ
デコーダ選択線RDEC0X,RDEC1Xは、メモリ
セルアレイ01H,01L及び冗長セルアレイ1−5に
対して共通に設けられている。ブロック系入力BSBX
X及びロウデコーダ選択線RDEC2Xは、メモリセル
アレイ01Hのみと、メモリセルアレイ01L及び冗長
セルアレイ1−5の両方とに対して、別々に設けられて
いる。又、ビット線BLは、メモリセルアレイ01Hの
みと、メモリセルアレイ01L及び冗長セルアレイ1−
5に対して共通と、別々に設けられている。回路部分2
については、回路部分1の場合と同様なので、その説明
は省略する。
【0029】入力アドレスがメモリセルアレイ01H,
01L内のメモリセルを指定し、且つ、所定値より大き
い場合は、回路部分1により上位アドレス用メモリセル
アレイ01H内のメモリセルがアクセスされる。つま
り、この場合には、メモリセルアレイ01Hに対して設
けられたセンスアンプ1−1及びコラムデコーダ1−2
のみが動作し、非選択のメモリセルアレイ01Lに対し
て設けられたセンスアンプ1−3及びコラムデコーダ1
−4は動作しない。そこで、本実施例では、本来この状
態では使用されないセンスアンプ1−3及びコラムデコ
ーダ1−4を、冗長セルアレイ1−5に対するセンスア
ンプ及びコラムデコーダとして使用する。
01L内のメモリセルを指定し、且つ、所定値より大き
い場合は、回路部分1により上位アドレス用メモリセル
アレイ01H内のメモリセルがアクセスされる。つま
り、この場合には、メモリセルアレイ01Hに対して設
けられたセンスアンプ1−1及びコラムデコーダ1−2
のみが動作し、非選択のメモリセルアレイ01Lに対し
て設けられたセンスアンプ1−3及びコラムデコーダ1
−4は動作しない。そこで、本実施例では、本来この状
態では使用されないセンスアンプ1−3及びコラムデコ
ーダ1−4を、冗長セルアレイ1−5に対するセンスア
ンプ及びコラムデコーダとして使用する。
【0030】つまり、本実施例では、上位アドレス用メ
モリセルアレイ01Hに対して設けられたセンスアンプ
1−1及びコラムデコーダ1−2と、下位アドレス用メ
モリセルアレイ01Lに対して設けられたセンスアンプ
1−3及びコラムデコーダ1−4とのうち、非選択とな
ったメモリセルアレイ01Lに対して設けられたセンス
アンプ1−3及びコラムデコーダ1−4を冗長セルアレ
イ1−5に対するセンスアンプ及びコラムデコーダとし
て使用する。
モリセルアレイ01Hに対して設けられたセンスアンプ
1−1及びコラムデコーダ1−2と、下位アドレス用メ
モリセルアレイ01Lに対して設けられたセンスアンプ
1−3及びコラムデコーダ1−4とのうち、非選択とな
ったメモリセルアレイ01Lに対して設けられたセンス
アンプ1−3及びコラムデコーダ1−4を冗長セルアレ
イ1−5に対するセンスアンプ及びコラムデコーダとし
て使用する。
【0031】これにより、非選択となった下位アドレス
用メモリセルアレイ01Lに対して設けられたセンスア
ンプ1−3及びコラムデコーダ1−4が、この非選択と
なった一方のメモリセルアレイ01Lと共通に使用され
ることになる。この結果、冗長セルアレイ1−5専用に
センスアンプ及びコラムデコーダを設ける必要はない。
用メモリセルアレイ01Lに対して設けられたセンスア
ンプ1−3及びコラムデコーダ1−4が、この非選択と
なった一方のメモリセルアレイ01Lと共通に使用され
ることになる。この結果、冗長セルアレイ1−5専用に
センスアンプ及びコラムデコーダを設ける必要はない。
【0032】同様にして、入力アドレスがメモリセルア
レイ05H,05L内のメモリセルを指定し、且つ、所
定値以下の場合は、回路部分2により下位アドレス用メ
モリセルアレイ05L内のメモリセルがアクセスされ
る。つまり、この場合には、メモリセルアレイ05Lに
対して設けられたセンスアンプ2−3及びコラムデコー
ダ2−4のみが動作し、非選択のメモリセルアレイ05
Hに対して設けられたセンスアンプ2−1及びコラムデ
コーダ2−2は動作しない。そこで、本実施例では、本
来この状態では使用されないセンスアンプ2−1及びコ
ラムデコーダ2−2を、冗長セルアレイ2−5に対する
センスアンプ及びコラムデコーダとして使用する。
レイ05H,05L内のメモリセルを指定し、且つ、所
定値以下の場合は、回路部分2により下位アドレス用メ
モリセルアレイ05L内のメモリセルがアクセスされ
る。つまり、この場合には、メモリセルアレイ05Lに
対して設けられたセンスアンプ2−3及びコラムデコー
ダ2−4のみが動作し、非選択のメモリセルアレイ05
Hに対して設けられたセンスアンプ2−1及びコラムデ
コーダ2−2は動作しない。そこで、本実施例では、本
来この状態では使用されないセンスアンプ2−1及びコ
ラムデコーダ2−2を、冗長セルアレイ2−5に対する
センスアンプ及びコラムデコーダとして使用する。
【0033】つまり、本実施例では、上位アドレス用メ
モリセルアレイ05Hに対して設けられたセンスアンプ
2−1及びコラムデコーダ2−2と、下位アドレス用メ
モリセルアレイ05Lに対して設けられたセンスアンプ
2−3及びコラムデコーダ2−4とのうち、非選択とな
ったメモリセルアレイ05Hに対して設けられたセンス
アンプ2−3及びコラムデコーダ2−4を冗長セルアレ
イ2−5に対するセンスアンプ及びコラムデコーダとし
て使用する。
モリセルアレイ05Hに対して設けられたセンスアンプ
2−1及びコラムデコーダ2−2と、下位アドレス用メ
モリセルアレイ05Lに対して設けられたセンスアンプ
2−3及びコラムデコーダ2−4とのうち、非選択とな
ったメモリセルアレイ05Hに対して設けられたセンス
アンプ2−3及びコラムデコーダ2−4を冗長セルアレ
イ2−5に対するセンスアンプ及びコラムデコーダとし
て使用する。
【0034】これにより、非選択となった上位アドレス
用メモリセルアレイ05Hに対して設けられたセンスア
ンプ2−3及びコラムデコーダ2−4が、この非選択と
なった一方のメモリセルアレイ05Hと共通に使用され
ることになる。この結果、冗長セルアレイ2−5専用に
センスアンプ及びコラムデコーダを設ける必要はない。
用メモリセルアレイ05Hに対して設けられたセンスア
ンプ2−3及びコラムデコーダ2−4が、この非選択と
なった一方のメモリセルアレイ05Hと共通に使用され
ることになる。この結果、冗長セルアレイ2−5専用に
センスアンプ及びコラムデコーダを設ける必要はない。
【0035】実際のマスクROMには、図1に示す回路
部分1,2の如き回路部分が多数設けられている。従っ
て、冗長セルアレイ1−5,2−5専用のセンスアンプ
及びコラムデコーダを設けないことにより、その分素子
領域上で占める面積が減少し、マスクROMの集積度の
向上が可能となる。又、冗長セルアレイ1−5,2−5
等の冗長セルアレイに対しては、補正用データ専用のビ
ット線やロウデコーダ選択線を設ける必要がなくなり、
メモリセルアレイ01L,05Hに対するビット線及び
ロウデコーダ選択線と共通に使用できる。これによって
も、複雑な配線がない分マスクROMの集積度の向上が
可能である。
部分1,2の如き回路部分が多数設けられている。従っ
て、冗長セルアレイ1−5,2−5専用のセンスアンプ
及びコラムデコーダを設けないことにより、その分素子
領域上で占める面積が減少し、マスクROMの集積度の
向上が可能となる。又、冗長セルアレイ1−5,2−5
等の冗長セルアレイに対しては、補正用データ専用のビ
ット線やロウデコーダ選択線を設ける必要がなくなり、
メモリセルアレイ01L,05Hに対するビット線及び
ロウデコーダ選択線と共通に使用できる。これによって
も、複雑な配線がない分マスクROMの集積度の向上が
可能である。
【0036】更に、従来の場合に比べると、冗長セルア
レイ1−5,2−5専用のセンスアンプ及びコラムデコ
ーダが設けられていない分、これらの部分を駆動制御す
る駆動制御系の消費電力が減少するので、マスクROM
全体としての消費電力が減少する。
レイ1−5,2−5専用のセンスアンプ及びコラムデコ
ーダが設けられていない分、これらの部分を駆動制御す
る駆動制御系の消費電力が減少するので、マスクROM
全体としての消費電力が減少する。
【0037】図2は、図1に示すロウデコーダ1−1
0,2−10の要部を示す回路図である。説明の便宜
上、図2はロウデコーダ1−10を示すものとする。
0,2−10の要部を示す回路図である。説明の便宜
上、図2はロウデコーダ1−10を示すものとする。
【0038】図2中、Vccは電源電圧、RDEC0X
〜RDEC2Xはロウデコーダ選択線(図1のRDEC
XX)、BSB00〜BSB03はブロック系入力、W
D00〜WD15はワード系入力(図1のWDXX)、
BS00〜BS03はブロック選択線、WL00〜WL
15はワード選択線である。ロウデコーダ1−10は、
ブロック系入力BSB00〜BSB03を供給される図
示の如き構成の回路部分21と、ワード系入力WD00
〜WD15が供給される図示の如き構成の回路部分22
とからなる。
〜RDEC2Xはロウデコーダ選択線(図1のRDEC
XX)、BSB00〜BSB03はブロック系入力、W
D00〜WD15はワード系入力(図1のWDXX)、
BS00〜BS03はブロック選択線、WL00〜WL
15はワード選択線である。ロウデコーダ1−10は、
ブロック系入力BSB00〜BSB03を供給される図
示の如き構成の回路部分21と、ワード系入力WD00
〜WD15が供給される図示の如き構成の回路部分22
とからなる。
【0039】図3は、図1に示すメモリセルアレイ01
H,01L,05H,05Lの要部を示す回路図であ
る。説明の便宜上、図3はメモリセルアレイ01Hを示
すものとする。
H,01L,05H,05Lの要部を示す回路図であ
る。説明の便宜上、図3はメモリセルアレイ01Hを示
すものとする。
【0040】図3中、メモリセルアレイ01Hは、ブロ
ック選択線BS00〜BS03に対して設けられた回路
部分31と、ワード選択線WL00〜WL15に対して
設けられた回路部分32,33とからなる。回路部分3
1は、図示の如き接続のデプレッション型トランジスタ
及びエンハンスメント型トランジスタからなり、例えば
ブロック選択線BS00の論理レベルがハイレベルの場
合には、同図中破線で示すブロックが選択される。BL
はビットラインを示す。
ック選択線BS00〜BS03に対して設けられた回路
部分31と、ワード選択線WL00〜WL15に対して
設けられた回路部分32,33とからなる。回路部分3
1は、図示の如き接続のデプレッション型トランジスタ
及びエンハンスメント型トランジスタからなり、例えば
ブロック選択線BS00の論理レベルがハイレベルの場
合には、同図中破線で示すブロックが選択される。BL
はビットラインを示す。
【0041】図4は、図1に示すセンスアンプ1−1,
2−3の要部を示す回路図である。説明の便宜上、図4
はセンスアンプ1−1を示すものとする。
2−3の要部を示す回路図である。説明の便宜上、図4
はセンスアンプ1−1を示すものとする。
【0042】図4において、センスアンプ1−1は図示
の如き接続のトランジスタからなり、端子41にはセン
スアンプイネーブル信号バー/CEが入力され、端子4
2にはセンスアンプイネーブル信号CEが入力される。
端子43は対応するビットラインBLからの信号を入力
される。端子44からは、対応するビットラインBLの
電位を検出して増幅することにより得たメモリセルアレ
イ01Hからのデータが出力される。このセンスアンプ
1−1は、センスアンプイネーブル信号バー/CEがロ
ーレベルで、センスアンプイネーブル信号CEがハイレ
ベルの場合に動作する。センスアンプイネーブル信号バ
ー/CEがハイレベルで、センスアンプイネーブル信号
CEがローレベルの場合には、センスアンプ1−1は非
動作となり、ハイレベルの信号が端子44から出力され
る。
の如き接続のトランジスタからなり、端子41にはセン
スアンプイネーブル信号バー/CEが入力され、端子4
2にはセンスアンプイネーブル信号CEが入力される。
端子43は対応するビットラインBLからの信号を入力
される。端子44からは、対応するビットラインBLの
電位を検出して増幅することにより得たメモリセルアレ
イ01Hからのデータが出力される。このセンスアンプ
1−1は、センスアンプイネーブル信号バー/CEがロ
ーレベルで、センスアンプイネーブル信号CEがハイレ
ベルの場合に動作する。センスアンプイネーブル信号バ
ー/CEがハイレベルで、センスアンプイネーブル信号
CEがローレベルの場合には、センスアンプ1−1は非
動作となり、ハイレベルの信号が端子44から出力され
る。
【0043】図5は、図1に示すセンスアンプ1−3,
2−1の要部を示す回路図である。説明の便宜上、図5
はセンスアンプ1−3を示すものとする。図5中、図4
と同一部分には同一符号を付す。
2−1の要部を示す回路図である。説明の便宜上、図5
はセンスアンプ1−3を示すものとする。図5中、図4
と同一部分には同一符号を付す。
【0044】図5に示すセンスアンプ1−3は、メモリ
セルアレイ01Lからのデータ(正規のデータ)をセン
スする場合と、冗長セルアレイ1−5からの補正用デー
タをセンスする場合とがあるので、対応するビットライ
ンBLからのデータが正規のデータであるか補正用デー
タであるかによって出力を切り換える。
セルアレイ01Lからのデータ(正規のデータ)をセン
スする場合と、冗長セルアレイ1−5からの補正用デー
タをセンスする場合とがあるので、対応するビットライ
ンBLからのデータが正規のデータであるか補正用デー
タであるかによって出力を切り換える。
【0045】つまり、図5のセンスアンプ1−3は、図
示の如き接続のトランジスタからなり、端子41にはセ
ンスアンプイネーブル信号バー/CEが入力され、端子
46には後述する切り換え信号SWが入力される。端子
43は対応するビットラインBLからの信号を入力され
る。端子44からは、対応するビットラインBLの電位
を検出して増幅することにより得たメモリセルアレイ0
1Lからの正規のデータが出力される。又、端子47か
らは、対応するビットラインBLの電位を検出して増幅
することにより得た冗長セルアレイ1−5からの補正用
データが出力される。
示の如き接続のトランジスタからなり、端子41にはセ
ンスアンプイネーブル信号バー/CEが入力され、端子
46には後述する切り換え信号SWが入力される。端子
43は対応するビットラインBLからの信号を入力され
る。端子44からは、対応するビットラインBLの電位
を検出して増幅することにより得たメモリセルアレイ0
1Lからの正規のデータが出力される。又、端子47か
らは、対応するビットラインBLの電位を検出して増幅
することにより得た冗長セルアレイ1−5からの補正用
データが出力される。
【0046】切り換え信号は、図6に示す如き切り換え
信号発生回路から得られる。本実施例では、16ブロッ
ク(面)の冗長セルアレイが設けられているので、実際
には図6の如き切り換え信号発生回路が16個設けられ
ている。
信号発生回路から得られる。本実施例では、16ブロッ
ク(面)の冗長セルアレイが設けられているので、実際
には図6の如き切り換え信号発生回路が16個設けられ
ている。
【0047】図6に示す切り換え信号発生回路は、図示
の如く接続されたトランジスタと、端子51〜55とか
らなる。端子51〜54には、入力アドレスをアドレス
デコーダ(図示せず)によりデコードして得た4ビット
のアドレス信号が入力される。この4ビットのアドレス
信号が、切り換え信号発生回路の対応するブロック
(面)に対する補正用データを使用することを示す場合
にのみ、端子55からはハイレベルの切り換え信号SW
が出力される。このハイレベルの切り換え信号SWを図
5のセンスアンプ1−3の端子46に入力することによ
り、補正用データを端子47から出力させることができ
る。
の如く接続されたトランジスタと、端子51〜55とか
らなる。端子51〜54には、入力アドレスをアドレス
デコーダ(図示せず)によりデコードして得た4ビット
のアドレス信号が入力される。この4ビットのアドレス
信号が、切り換え信号発生回路の対応するブロック
(面)に対する補正用データを使用することを示す場合
にのみ、端子55からはハイレベルの切り換え信号SW
が出力される。このハイレベルの切り換え信号SWを図
5のセンスアンプ1−3の端子46に入力することによ
り、補正用データを端子47から出力させることができ
る。
【0048】従って、このセンスアンプ1−3は、セン
スアンプイネーブル信号バー/CEがローレベルで切り
換え信号SWがローレベルの場合に動作して、正規のデ
ータを端子44から出力する。この状態では、ハイレベ
ルの信号が端子47から出力される。他方、センスアン
プイネーブル信号バー/CEがハイレベルで切り換え信
号SWがハイレベルの場合には、センスアンプ1−3は
補正用データを端子47から出力する。この状態では、
ハイレベルの信号が端子44から出力される。又、セン
スアンプイネーブル信号バー/CEがハイレベルで切り
換え信号SWがローレベルの場合は、ハイレベルの信号
が両方の端子44,47から出力される。つまり、セン
スアンプ1−3の非動作時には、ハイレベルの信号が両
方の端子44,47から出力される。
スアンプイネーブル信号バー/CEがローレベルで切り
換え信号SWがローレベルの場合に動作して、正規のデ
ータを端子44から出力する。この状態では、ハイレベ
ルの信号が端子47から出力される。他方、センスアン
プイネーブル信号バー/CEがハイレベルで切り換え信
号SWがハイレベルの場合には、センスアンプ1−3は
補正用データを端子47から出力する。この状態では、
ハイレベルの信号が端子44から出力される。又、セン
スアンプイネーブル信号バー/CEがハイレベルで切り
換え信号SWがローレベルの場合は、ハイレベルの信号
が両方の端子44,47から出力される。つまり、セン
スアンプ1−3の非動作時には、ハイレベルの信号が両
方の端子44,47から出力される。
【0049】上記のマスクROMには、正規のデータに
ついて見ると、1出力当りアドレスの上位及び下位で1
つずつのセンスアンプが設けられ、補正用データについ
て見ると、上位及び下位で8つずつのセンスアンプが設
けられている。このため、どのセンスアンプの出力を出
力データとして使用するかを決定する際には、各センス
アンプの出力の論理積(アンド)を求めれば良い。実際
に動作しているセンスアンプは1つであり、他の非動作
のセンスアンプの出力はハイレベルに固定されているの
で、各センスアンプの出力のアンドを求めることで正し
いデータを得ることができる。つまり、読出しデータ
は、不良セルがアクセスされない場合は16ブロック
(面)のメモリセルアレイの出力から得られ、補正デー
タにより不良セルの救済を行う場合には、冗長セルアレ
イからの補正データと15ブロック(面)のメモリセル
アレイの出力とから得られる。
ついて見ると、1出力当りアドレスの上位及び下位で1
つずつのセンスアンプが設けられ、補正用データについ
て見ると、上位及び下位で8つずつのセンスアンプが設
けられている。このため、どのセンスアンプの出力を出
力データとして使用するかを決定する際には、各センス
アンプの出力の論理積(アンド)を求めれば良い。実際
に動作しているセンスアンプは1つであり、他の非動作
のセンスアンプの出力はハイレベルに固定されているの
で、各センスアンプの出力のアンドを求めることで正し
いデータを得ることができる。つまり、読出しデータ
は、不良セルがアクセスされない場合は16ブロック
(面)のメモリセルアレイの出力から得られ、補正デー
タにより不良セルの救済を行う場合には、冗長セルアレ
イからの補正データと15ブロック(面)のメモリセル
アレイの出力とから得られる。
【0050】図7は、上記マスクROMのレイアウトの
一実施例を示す平面図である。同図中、図1と同一部分
には同一符号を付し、その説明は省略する。又、センス
アンプ、コラムデコーダ及び周辺回路の図示は省略す
る。図7では、32ブロック(面)に分けられたメモリ
セルアレイ01H〜16Lが設けられている。
一実施例を示す平面図である。同図中、図1と同一部分
には同一符号を付し、その説明は省略する。又、センス
アンプ、コラムデコーダ及び周辺回路の図示は省略す
る。図7では、32ブロック(面)に分けられたメモリ
セルアレイ01H〜16Lが設けられている。
【0051】尚、ロウデコーダ、メモリセル、センスア
ンプ等の構成は、上記のものに限定されないことは言う
までもない。又、コラムデコーダ等の、マスクROMの
他の部分の構成は、従来と同様のものを使用できるの
で、その図示及び説明は省略する。又、図5に示すセン
スアンプをセンスアンプ1−1,2−3として用いても
良いことは言うまでもない。
ンプ等の構成は、上記のものに限定されないことは言う
までもない。又、コラムデコーダ等の、マスクROMの
他の部分の構成は、従来と同様のものを使用できるの
で、その図示及び説明は省略する。又、図5に示すセン
スアンプをセンスアンプ1−1,2−3として用いても
良いことは言うまでもない。
【0052】以上、本発明を実施例により説明したが、
本発明は上記実施例に限定されるものではなく、種々の
変形及び改良が本発明の範囲内で可能である。
本発明は上記実施例に限定されるものではなく、種々の
変形及び改良が本発明の範囲内で可能である。
【0053】
【発明の効果】請求項1記載の発明によれば、上位アド
レス用メモリセルアレイ及び下位アドレス用メモリセル
のうち、非選択となった一方のメモリセルアレイに対し
て設けられたセンスアンプ及びコラムデコーダが、この
非選択となった一方のメモリセルアレイと共通に使用さ
れるので、冗長セルアレイ専用にセンスアンプ及びコラ
ムデコーダを設ける必要はなく、冗長セルアレイ専用の
センスアンプ及びコラムデコーダを設けないことによ
り、その分素子領域上で占める面積が減少し、半導体記
憶装置の集積度の向上が可能となると共に、従来の場合
に比べると、冗長セルアレイ専用のセンスアンプ及びコ
ラムデコーダが設けられていない分、これらの部分を駆
動制御する駆動制御系の消費電力が減少するので、半導
体記憶装置全体としての消費電力が減少し、実用的には
極めて有用である。
レス用メモリセルアレイ及び下位アドレス用メモリセル
のうち、非選択となった一方のメモリセルアレイに対し
て設けられたセンスアンプ及びコラムデコーダが、この
非選択となった一方のメモリセルアレイと共通に使用さ
れるので、冗長セルアレイ専用にセンスアンプ及びコラ
ムデコーダを設ける必要はなく、冗長セルアレイ専用の
センスアンプ及びコラムデコーダを設けないことによ
り、その分素子領域上で占める面積が減少し、半導体記
憶装置の集積度の向上が可能となると共に、従来の場合
に比べると、冗長セルアレイ専用のセンスアンプ及びコ
ラムデコーダが設けられていない分、これらの部分を駆
動制御する駆動制御系の消費電力が減少するので、半導
体記憶装置全体としての消費電力が減少し、実用的には
極めて有用である。
【0054】請求項2記載の発明によれば、冗長セルア
レイ専用のセンスアンプ及びコラムデコーダが不要な
分、その分素子領域上で占める面積が減少し、半導体記
憶装置の集積度の向上が可能となる。更に、従来の場合
に比べると、冗長セルアレイ専用のセンスアンプ及びコ
ラムデコーダが設けられていない分、これらの部分を駆
動制御する駆動制御系の消費電力が減少するので、半導
体記憶装置全体としての消費電力が減少する。
レイ専用のセンスアンプ及びコラムデコーダが不要な
分、その分素子領域上で占める面積が減少し、半導体記
憶装置の集積度の向上が可能となる。更に、従来の場合
に比べると、冗長セルアレイ専用のセンスアンプ及びコ
ラムデコーダが設けられていない分、これらの部分を駆
動制御する駆動制御系の消費電力が減少するので、半導
体記憶装置全体としての消費電力が減少する。
【0055】請求項3記載の発明によれば、冗長セルア
レイに対しては、補正用データ専用のビット線を設ける
必要がなくなり、第2のメモリセルアレイに対するビッ
ト線と共通に使用できるので、複雑な配線がない分半導
体記憶装置の集積度の向上が可能である。
レイに対しては、補正用データ専用のビット線を設ける
必要がなくなり、第2のメモリセルアレイに対するビッ
ト線と共通に使用できるので、複雑な配線がない分半導
体記憶装置の集積度の向上が可能である。
【0056】請求項4記載の発明によれば、冗長セルア
レイに対しては、補正用データ専用のロウデコーダ選択
線を設ける必要がなくなり、第2のメモリセルアレイに
対するビット線及びロウデコーダ選択線と共通に使用で
きので、複雑な配線がない分半導体記憶装置の集積度の
向上が可能である。
レイに対しては、補正用データ専用のロウデコーダ選択
線を設ける必要がなくなり、第2のメモリセルアレイに
対するビット線及びロウデコーダ選択線と共通に使用で
きので、複雑な配線がない分半導体記憶装置の集積度の
向上が可能である。
【0057】請求項5記載の発明によれば、前記第2の
センスアンプは、前記第2のメモリセルアレイからのデ
ータ及び前記冗長セルアレイからのデータのうち一方を
確実に、且つ、選択的に出力することができる。
センスアンプは、前記第2のメモリセルアレイからのデ
ータ及び前記冗長セルアレイからのデータのうち一方を
確実に、且つ、選択的に出力することができる。
【0058】請求項6記載の発明によれば、実際に動作
しているセンスアンプは1つであり、他の非動作のセン
スアンプの出力は例えばハイレベルに固定されているの
で、各センスアンプの出力の例えばアンドを求めること
で正しいデータを得ることができる。
しているセンスアンプは1つであり、他の非動作のセン
スアンプの出力は例えばハイレベルに固定されているの
で、各センスアンプの出力の例えばアンドを求めること
で正しいデータを得ることができる。
【図1】本発明になる半導体記憶装置の一実施例の要部
を示すブロック図である。
を示すブロック図である。
【図2】図1に示すロウデコーダの要部を示す回路図で
ある。
ある。
【図3】図1に示すメモリセルアレイの要部を示す回路
図である。
図である。
【図4】図1に示す一方のセンスアンプの要部を示す回
路図である。
路図である。
【図5】図1に示す他方のセンスアンプの要部を示す回
路図である。
路図である。
【図6】切り換え信号発生回路を示す回路図である。
【図7】図1に示す実施例のレイアウトの一実施例を示
す平面図である。
す平面図である。
【図8】一般的なマスクROMを示す平面図である。
【図9】図8の一部を拡大して示すブロック図である。
1,2 回路部分 1−1,1−3,2−1,2−3 センスアンプ 1−2,1−4,2−2,2−4 コラムデコーダ 1−5,2−5 冗長セルアレイ 1−10,2−10 ロウデコーダ 01H,01L,05H,05L メモリセルアレ
イ 21,22,31〜33 回路部分 41〜44,46,47,51〜55 端子
イ 21,22,31〜33 回路部分 41〜44,46,47,51〜55 端子
Claims (6)
- 【請求項1】 入力アドレスの上位アドレス用の第1の
メモリセルアレイと下位アドレス用の第2のメモリセル
アレイとに分けられたメモリセルアレイと、 補正用データを記憶する冗長セルアレイと、 該第1のメモリセルアレイに対して設けられた第1のセ
ンスアンプと、 該第1のメモリセルアレイに対して設けられた第1のコ
ラムデコーダと、 該第2のメモリセルアレイに対して設けられた第2のセ
ンスアンプと、 該第2のメモリセルアレイに対して設けられた第2のコ
ラムデコーダとからなり、 該入力アドレスにより該第1のメモリセルアレイがアク
セスされると、該冗長セルアレイからの上位アドレスの
補正用データは、該冗長セルアレイに対するセンスアン
プ及びコラムデコーダとして動作する非選択となった第
2のセンスアンプ及び第2のコラムデコーダを介して出
力される、半導体記憶装置。 - 【請求項2】 前記第1のセンスアンプと、前記第1の
コラムデコーダと、前記第2のセンスアンプと、前記第
2のコラムデコーダとは、夫々複数のメモリセルアレイ
に対して設けられている、請求項1記載の半導体装置。 - 【請求項3】 前記冗長セルアレイに対するビット線
は、前記第2のメモリセルアレイに対するビット線と共
通に使用される、請求項1又は2記載の半導体記憶装
置。 - 【請求項4】 前記冗長セルアレイに対するロウデコー
ダ選択線は、前記第2のメモリセルアレイに対するロウ
デコーダ選択線と共通に使用される、請求項1〜3のう
ちいずれか一項記載の半導体記憶装置。 - 【請求項5】 前記第2のセンスアンプは、前記入力ア
ドレスと冗長アドレスとが一致するか否かを示す切り換
え信号に応答して前記第2のメモリセルアレイからのデ
ータ及び前記冗長セルアレイからのデータのうち一方を
選択的に出力する、請求項1〜4のうちいずれか一項記
載の半導体記憶装置。 - 【請求項6】 前記第1及び第2のセンスアンプは、夫
々非動作時には一方の論理レベルに固定された信号を出
力する、請求項1〜5のうちいずれか一項記載の半導体
記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18494594A JPH0850799A (ja) | 1994-08-05 | 1994-08-05 | 半導体記憶装置 |
KR1019950020763A KR960008856A (ko) | 1994-08-05 | 1995-07-14 | 용장회로를 갖는 반도체 기억장치 |
US08/503,610 US5563841A (en) | 1994-08-05 | 1995-07-18 | Semiconductor memory device having redundant circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18494594A JPH0850799A (ja) | 1994-08-05 | 1994-08-05 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0850799A true JPH0850799A (ja) | 1996-02-20 |
Family
ID=16162106
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18494594A Withdrawn JPH0850799A (ja) | 1994-08-05 | 1994-08-05 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5563841A (ja) |
JP (1) | JPH0850799A (ja) |
KR (1) | KR960008856A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100314649B1 (ko) * | 1998-06-11 | 2001-12-12 | 박종섭 | 플래쉬메모리장치의센싱회로 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3944380B2 (ja) * | 2001-11-08 | 2007-07-11 | 日本テキサス・インスツルメンツ株式会社 | 誤り訂正回路を備えた半導体記憶装置 |
KR101038983B1 (ko) * | 2005-06-28 | 2011-06-03 | 주식회사 하이닉스반도체 | 리던던시부를 갖춘 메모리 장치 |
KR102295616B1 (ko) * | 2018-12-28 | 2021-08-31 | 한국전력기술 주식회사 | 매립형 냉각배관을 통한 공냉식 콘크리트 냉각장치 |
CN113689899B (zh) * | 2021-08-27 | 2023-09-01 | 西安微电子技术研究所 | 一种存储阵列电路结构及大型存储阵列电路结构 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5245582A (en) * | 1987-10-27 | 1993-09-14 | Mitsubishi Denki Kabushiki Kaisha | Memory card circuit with power-down control of access buffer |
-
1994
- 1994-08-05 JP JP18494594A patent/JPH0850799A/ja not_active Withdrawn
-
1995
- 1995-07-14 KR KR1019950020763A patent/KR960008856A/ko active IP Right Grant
- 1995-07-18 US US08/503,610 patent/US5563841A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100314649B1 (ko) * | 1998-06-11 | 2001-12-12 | 박종섭 | 플래쉬메모리장치의센싱회로 |
Also Published As
Publication number | Publication date |
---|---|
KR960008856A (ko) | 1996-03-22 |
US5563841A (en) | 1996-10-08 |
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