JPH0850799A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0850799A JPH0850799A JP18494594A JP18494594A JPH0850799A JP H0850799 A JPH0850799 A JP H0850799A JP 18494594 A JP18494594 A JP 18494594A JP 18494594 A JP18494594 A JP 18494594A JP H0850799 A JPH0850799 A JP H0850799A
- Authority
- JP
- Japan
- Prior art keywords
- cell array
- memory cell
- sense amplifier
- column decoder
- redundant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000003491 array Methods 0.000 claims description 15
- 230000010354 integration Effects 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 14
- 230000002950 deficient Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 本発明は、通常のメモリセルアレイ及び冗長
セルアレイに対して設けられる回路を共通化して、集積
度の向上及び消費電力の減少を同時に可能とする半導体
記憶装置を実現することを目的とする。 【構成】 入力アドレスの上位アドレス用の第１のメモ
リセルアレイと下位アドレス用の第２のメモリセルアレ
イとに分けられたメモリセルアレイと、補正用データを
記憶する冗長セルアレイと、前記第１のメモリセルアレ
イに対して設けられた第１のセンスアンプと、前記第１
のメモリセルアレイに対して設けられた第１のコラムデ
コーダと、前記第２のメモリセルアレイに対して設けら
れた第２のセンスアンプと、前記第２のメモリセルアレ
イに対して設けられた第２のコラムデコーダとからな
り、前記入力アドレスにより前記第１のメモリセルアレ
イがアクセスされると、前記冗長セルアレイからの上位
アドレスの補正用データは、前記冗長セルアレイに対す
るセンスアンプ及びコラムデコーダとして動作する非選
択となった第２のセンスアンプ及び第２のコラムデコー
ダを介して出力されるよう構成する。
セルアレイに対して設けられる回路を共通化して、集積
度の向上及び消費電力の減少を同時に可能とする半導体
記憶装置を実現することを目的とする。 【構成】 入力アドレスの上位アドレス用の第１のメモ
リセルアレイと下位アドレス用の第２のメモリセルアレ
イとに分けられたメモリセルアレイと、補正用データを
記憶する冗長セルアレイと、前記第１のメモリセルアレ
イに対して設けられた第１のセンスアンプと、前記第１
のメモリセルアレイに対して設けられた第１のコラムデ
コーダと、前記第２のメモリセルアレイに対して設けら
れた第２のセンスアンプと、前記第２のメモリセルアレ
イに対して設けられた第２のコラムデコーダとからな
り、前記入力アドレスにより前記第１のメモリセルアレ
イがアクセスされると、前記冗長セルアレイからの上位
アドレスの補正用データは、前記冗長セルアレイに対す
るセンスアンプ及びコラムデコーダとして動作する非選
択となった第２のセンスアンプ及び第２のコラムデコー
ダを介して出力されるよう構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に冗長回路を有する半導体記憶装置に関する。
特に冗長回路を有する半導体記憶装置に関する。
【０００２】近年、半導体記憶装置の記憶容量の大容量
化は更に進んでおり、マスクＲＯＭでは歩留りの向上の
ため、冗長回路が設けられている。この冗長回路によれ
ば、通常のメモリセルに加えて補正用データを記憶する
冗長セルが設けられており、この冗長セルにより不良セ
ルを救済する。
化は更に進んでおり、マスクＲＯＭでは歩留りの向上の
ため、冗長回路が設けられている。この冗長回路によれ
ば、通常のメモリセルに加えて補正用データを記憶する
冗長セルが設けられており、この冗長セルにより不良セ
ルを救済する。
【０００３】
【従来の技術】図８は、一般的なマスクＲＯＭを示す平
面図である。同図中、マスクＲＯＭ１００の素子領域１
０１には、メモリセルアレイ、コラムデコーダ、ロウデ
コーダ、センスアンプ等が設けられている。この素子領
域１０１の一部分１０２を例に取って拡大してブロック
図として示したのが図９である。
面図である。同図中、マスクＲＯＭ１００の素子領域１
０１には、メモリセルアレイ、コラムデコーダ、ロウデ
コーダ、センスアンプ等が設けられている。この素子領
域１０１の一部分１０２を例に取って拡大してブロック
図として示したのが図９である。
【０００４】図９において、部分１０２は大略上位アド
レスに対して設けられた回路部分１１１及び下位アドレ
スに対して設けられた回路部分１１２からなる。つま
り、このマスクＲＯＭ１００の記憶容量は大きいため、
メモリセルアレイを上位アドレス用メモリセルと下位ア
ドレス用メモリセルとに分けてある。従って、例えば入
力アドレスが所定値より大きい場合は、回路部分１１１
により上位アドレス用メモリセルがアクセスされる。こ
の例では、１６ビットのパリティ方式を用いている。
レスに対して設けられた回路部分１１１及び下位アドレ
スに対して設けられた回路部分１１２からなる。つま
り、このマスクＲＯＭ１００の記憶容量は大きいため、
メモリセルアレイを上位アドレス用メモリセルと下位ア
ドレス用メモリセルとに分けてある。従って、例えば入
力アドレスが所定値より大きい場合は、回路部分１１１
により上位アドレス用メモリセルがアクセスされる。こ
の例では、１６ビットのパリティ方式を用いている。
【０００５】回路部分１１１は、上位アドレス用メモリ
セルアレイ０１Ｈ，０５Ｈと、メモリセルアレイ０１Ｈ
に対して設けられたセンスアンプ１１１−１と、メモリ
セルアレイ０１Ｈに対して設けられたコラムデコーダ１
１１−２と、メモリセルアレイ０５Ｈに対して設けられ
たセンスアンプ１１１−３と、メモリセルアレイ０５Ｈ
に対して設けられたコラムデコーダ１１１−４と、上位
アドレスの補正用データを記憶する冗長セルアレイ１１
１−５と、冗長セルアレイ１１１−５に対して設けられ
たセンスアンプ１１１−６と、冗長セルアレイ１１１−
５に対して設けられたコラムデコーダ１１１−７と、メ
モリセルアレイ０１Ｈに対して設けられたロウデコーダ
１１１−８と、メモリセルアレイ０５Ｈに対して設けら
れたロウデコーダ１１１−９と、冗長セルアレイ１１１
−５に対して設けられたロウデコーダ１１１−１０とか
らなる。
セルアレイ０１Ｈ，０５Ｈと、メモリセルアレイ０１Ｈ
に対して設けられたセンスアンプ１１１−１と、メモリ
セルアレイ０１Ｈに対して設けられたコラムデコーダ１
１１−２と、メモリセルアレイ０５Ｈに対して設けられ
たセンスアンプ１１１−３と、メモリセルアレイ０５Ｈ
に対して設けられたコラムデコーダ１１１−４と、上位
アドレスの補正用データを記憶する冗長セルアレイ１１
１−５と、冗長セルアレイ１１１−５に対して設けられ
たセンスアンプ１１１−６と、冗長セルアレイ１１１−
５に対して設けられたコラムデコーダ１１１−７と、メ
モリセルアレイ０１Ｈに対して設けられたロウデコーダ
１１１−８と、メモリセルアレイ０５Ｈに対して設けら
れたロウデコーダ１１１−９と、冗長セルアレイ１１１
−５に対して設けられたロウデコーダ１１１−１０とか
らなる。
【０００６】同様にして、回路部分１１２は、下位アド
レス用メモリセルアレイ０１Ｌ，０５Ｌと、メモリセル
アレイ０５Ｌに対して設けられたセンスアンプ１１２−
１と、メモリセルアレイ０５Ｌに対して設けられたコラ
ムデコーダ１１２−２と、メモリセルアレイ０１Ｌに対
して設けられたセンスアンプ１１２−３と、メモリセル
アレイ０１Ｌに対して設けられたコラムデコーダ１１２
−４と、下位アドレスの補正用データを記憶する冗長セ
ルアレイ１１２−５と、冗長セルアレイ１１２−５に対
して設けられたセンスアンプ１１２−６と、冗長セルア
レイ１１２−５に対して設けられたコラムデコーダ１１
２−７と、メモリセルアレイ０５Ｌに対して設けられた
ロウデコーダ１１２−８と、メモリセルアレイ０１Ｌに
対して設けられたロウデコーダ１１２−９と、冗長セル
アレイ１１２−５に対して設けられたロウデコーダ１１
２−１０とからなる。
レス用メモリセルアレイ０１Ｌ，０５Ｌと、メモリセル
アレイ０５Ｌに対して設けられたセンスアンプ１１２−
１と、メモリセルアレイ０５Ｌに対して設けられたコラ
ムデコーダ１１２−２と、メモリセルアレイ０１Ｌに対
して設けられたセンスアンプ１１２−３と、メモリセル
アレイ０１Ｌに対して設けられたコラムデコーダ１１２
−４と、下位アドレスの補正用データを記憶する冗長セ
ルアレイ１１２−５と、冗長セルアレイ１１２−５に対
して設けられたセンスアンプ１１２−６と、冗長セルア
レイ１１２−５に対して設けられたコラムデコーダ１１
２−７と、メモリセルアレイ０５Ｌに対して設けられた
ロウデコーダ１１２−８と、メモリセルアレイ０１Ｌに
対して設けられたロウデコーダ１１２−９と、冗長セル
アレイ１１２−５に対して設けられたロウデコーダ１１
２−１０とからなる。
【０００７】尚、図９中、ＢＬはビット線、ＷＤＸＸは
ワード系入力、ＲＤＥＣ０Ｘ〜ＲＤＥＣ２Ｘはロウデコ
ーダ選択線、ＢＳＢＸＸはブロック系入力、ＢＬＣは補
正用データ専用のビット線、ＲＤＳＣは補正用データ専
用のロウデコーダ選択線を表す。
ワード系入力、ＲＤＥＣ０Ｘ〜ＲＤＥＣ２Ｘはロウデコ
ーダ選択線、ＢＳＢＸＸはブロック系入力、ＢＬＣは補
正用データ専用のビット線、ＲＤＳＣは補正用データ専
用のロウデコーダ選択線を表す。
【０００８】
【発明が解決しようとする課題】しかし、図９の構成で
は、冗長セルアレイ１１１−５に対して専用のセンスア
ンプ１１１−６、コラムデコーダ１１１−７及びロウデ
コーダ１１１−１０が設けられており、冗長セルアレイ
１１２−５に対しては専用のセンスアンプ１１２−６、
コラムデコーダ１１２−７及びロウデコーダ１１２−１
０が設けられている。又、冗長セルアレイ１１１−５，
１１２−５に対しては、補正用データ専用のビット線Ｂ
ＬＣやロウデコーダ選択線ＲＤＳＣも設けられている。
は、冗長セルアレイ１１１−５に対して専用のセンスア
ンプ１１１−６、コラムデコーダ１１１−７及びロウデ
コーダ１１１−１０が設けられており、冗長セルアレイ
１１２−５に対しては専用のセンスアンプ１１２−６、
コラムデコーダ１１２−７及びロウデコーダ１１２−１
０が設けられている。又、冗長セルアレイ１１１−５，
１１２−５に対しては、補正用データ専用のビット線Ｂ
ＬＣやロウデコーダ選択線ＲＤＳＣも設けられている。
【０００９】このため、冗長セルアレイ１１１−５，１
１２−５に対して専用に設けられたセンスアンプ１１１
−６，１１２−６、コラムデコーダ１１１−７，１１２
−７、ロウデコーダ１１１−１０，１１２−１０、ビッ
ト線ＢＬＣ及びロウデコーダ選択線ＲＤＳＣが図８の素
子領域１０１上で比較的大きな面積を占めてしまい、マ
スクＲＯＭ１００の集積度の向上を妨げてしまうという
問題があった。つまり、マスクＲＯＭの記憶容量を大容
量化する場合、歩留りの向上のために冗長セルを設ける
ことは不可欠であるが、この冗長セルに対して専用のセ
ンスアンプやコラムデコーダ等の回路を設ける必要があ
ったため、マスクＲＯＭの集積度の向上には限界があっ
た。
１２−５に対して専用に設けられたセンスアンプ１１１
−６，１１２−６、コラムデコーダ１１１−７，１１２
−７、ロウデコーダ１１１−１０，１１２−１０、ビッ
ト線ＢＬＣ及びロウデコーダ選択線ＲＤＳＣが図８の素
子領域１０１上で比較的大きな面積を占めてしまい、マ
スクＲＯＭ１００の集積度の向上を妨げてしまうという
問題があった。つまり、マスクＲＯＭの記憶容量を大容
量化する場合、歩留りの向上のために冗長セルを設ける
ことは不可欠であるが、この冗長セルに対して専用のセ
ンスアンプやコラムデコーダ等の回路を設ける必要があ
ったため、マスクＲＯＭの集積度の向上には限界があっ
た。
【００１０】他方、上記冗長セルアレイ１１１−５，１
１２−５に対してセンスアンプ１１１−６，１１２−
６、コラムデコーダ１１１−７，１１２−７及びロウデ
コーダ１１１−１０，１１２−１０が専用に設けられて
いるため、これらの部分の消費電力及びこれらの部分を
駆動制御する駆動制御系の消費電力がマスクＲＯＭ１０
０全体の消費電力に加算されてしまうという問題もあっ
た。このため、マスクＲＯＭの低消費電力化にも限界が
あった。
１２−５に対してセンスアンプ１１１−６，１１２−
６、コラムデコーダ１１１−７，１１２−７及びロウデ
コーダ１１１−１０，１１２−１０が専用に設けられて
いるため、これらの部分の消費電力及びこれらの部分を
駆動制御する駆動制御系の消費電力がマスクＲＯＭ１０
０全体の消費電力に加算されてしまうという問題もあっ
た。このため、マスクＲＯＭの低消費電力化にも限界が
あった。
【００１１】本発明は、通常のメモリセルアレイ及び冗
長セルアレイに対して設けられる回路を共通化して、集
積度の向上及び消費電力の減少を同時に可能とする半導
体記憶装置を実現しようとする。
長セルアレイに対して設けられる回路を共通化して、集
積度の向上及び消費電力の減少を同時に可能とする半導
体記憶装置を実現しようとする。
【００１２】
【課題を解決するための手段】請求項１記載の発明は、
入力アドレスの上位アドレス用の第１のメモリセルアレ
イと下位アドレス用の第２のメモリセルアレイとに分け
られたメモリセルアレイと、補正用データを記憶する冗
長セルアレイと、該第１のメモリセルアレイに対して設
けられた第１のセンスアンプと、該第１のメモリセルア
レイに対して設けられた第１のコラムデコーダと、該第
２のメモリセルアレイに対して設けられた第２のセンス
アンプと、該第２のメモリセルアレイに対して設けられ
た第２のコラムデコーダとからなり、該入力アドレスに
より該第１のメモリセルアレイがアクセスされると、該
冗長セルアレイからの上位アドレスの補正用データは、
該冗長セルアレイに対するセンスアンプ及びコラムデコ
ーダとして動作する非選択となった第２のセンスアンプ
及び第２のコラムデコーダを介して出力される。
入力アドレスの上位アドレス用の第１のメモリセルアレ
イと下位アドレス用の第２のメモリセルアレイとに分け
られたメモリセルアレイと、補正用データを記憶する冗
長セルアレイと、該第１のメモリセルアレイに対して設
けられた第１のセンスアンプと、該第１のメモリセルア
レイに対して設けられた第１のコラムデコーダと、該第
２のメモリセルアレイに対して設けられた第２のセンス
アンプと、該第２のメモリセルアレイに対して設けられ
た第２のコラムデコーダとからなり、該入力アドレスに
より該第１のメモリセルアレイがアクセスされると、該
冗長セルアレイからの上位アドレスの補正用データは、
該冗長セルアレイに対するセンスアンプ及びコラムデコ
ーダとして動作する非選択となった第２のセンスアンプ
及び第２のコラムデコーダを介して出力される。
【００１３】請求項２記載の発明では、前記第１のセン
スアンプと、前記第１のコラムデコーダと、前記第２の
センスアンプと、前記第２のコラムデコーダとは、夫々
複数のメモリセルアレイに対して設けられている。
スアンプと、前記第１のコラムデコーダと、前記第２の
センスアンプと、前記第２のコラムデコーダとは、夫々
複数のメモリセルアレイに対して設けられている。
【００１４】請求項３記載の発明では、前記冗長セルア
レイに対するビット線は、前記第２のメモリセルアレイ
に対するビット線と共通に使用される。
レイに対するビット線は、前記第２のメモリセルアレイ
に対するビット線と共通に使用される。
【００１５】請求項４記載の発明では、前記冗長セルア
レイに対するロウデコーダ選択線は、前記第２のメモリ
セルアレイに対するロウデコーダ選択線と共通に使用さ
れる。
レイに対するロウデコーダ選択線は、前記第２のメモリ
セルアレイに対するロウデコーダ選択線と共通に使用さ
れる。
【００１６】請求項５記載の発明では、前記第２のセン
スアンプは、前記入力アドレスと冗長アドレスとが一致
するか否かを示す切り換え信号に応答して前記第２のメ
モリセルアレイからのデータ及び前記冗長セルアレイか
らのデータのうち一方を選択的に出力する。
スアンプは、前記入力アドレスと冗長アドレスとが一致
するか否かを示す切り換え信号に応答して前記第２のメ
モリセルアレイからのデータ及び前記冗長セルアレイか
らのデータのうち一方を選択的に出力する。
【００１７】請求項６記載の発明では、前記第１及び第
２のセンスアンプは、夫々非動作時には一方の論理レベ
ルに固定された信号を出力する。
２のセンスアンプは、夫々非動作時には一方の論理レベ
ルに固定された信号を出力する。
【００１８】
【作用】請求項１記載の発明によれば、非動作となるセ
ンスアンプ及びコラムデコーダが冗長セルアレイに対す
るセンスアンプ及びコラムデコーダとして使用されるの
で、冗長セルアレイ専用のセンスアンプ及びコラムデコ
ーダが不要となる。
ンスアンプ及びコラムデコーダが冗長セルアレイに対す
るセンスアンプ及びコラムデコーダとして使用されるの
で、冗長セルアレイ専用のセンスアンプ及びコラムデコ
ーダが不要となる。
【００１９】請求項２記載の発明によれば、冗長セルア
レイ専用のセンスアンプ及びコラムデコーダが不要な
分、その分素子領域上で占める面積が減少し、半導体記
憶装置の集積度の向上が可能となる。更に、従来の場合
に比べると、冗長セルアレイ専用のセンスアンプ及びコ
ラムデコーダが設けられていない分、これらの部分を駆
動制御する駆動制御系の消費電力が減少するので、半導
体記憶装置全体としての消費電力が減少する。
レイ専用のセンスアンプ及びコラムデコーダが不要な
分、その分素子領域上で占める面積が減少し、半導体記
憶装置の集積度の向上が可能となる。更に、従来の場合
に比べると、冗長セルアレイ専用のセンスアンプ及びコ
ラムデコーダが設けられていない分、これらの部分を駆
動制御する駆動制御系の消費電力が減少するので、半導
体記憶装置全体としての消費電力が減少する。
【００２０】請求項３記載の発明によれば、冗長セルア
レイに対しては、補正用データ専用のビット線を設ける
必要がなくなり、第２のメモリセルアレイに対するビッ
ト線と共通に使用できるので、複雑な配線がない分半導
体記憶装置の集積度の向上が可能である。
レイに対しては、補正用データ専用のビット線を設ける
必要がなくなり、第２のメモリセルアレイに対するビッ
ト線と共通に使用できるので、複雑な配線がない分半導
体記憶装置の集積度の向上が可能である。
【００２１】請求項４記載の発明によれば、冗長セルア
レイに対しては、補正用データ専用のロウデコーダ選択
線を設ける必要がなくなり、第２のメモリセルアレイに
対するビット線及びロウデコーダ選択線と共通に使用で
きので、複雑な配線がない分半導体記憶装置の集積度の
向上が可能である。
レイに対しては、補正用データ専用のロウデコーダ選択
線を設ける必要がなくなり、第２のメモリセルアレイに
対するビット線及びロウデコーダ選択線と共通に使用で
きので、複雑な配線がない分半導体記憶装置の集積度の
向上が可能である。
【００２２】請求項５記載の発明によれば、前記第２の
センスアンプは、前記第２のメモリセルアレイからのデ
ータ及び前記冗長セルアレイからのデータのうち一方を
確実に、且つ、選択的に出力することができる。
センスアンプは、前記第２のメモリセルアレイからのデ
ータ及び前記冗長セルアレイからのデータのうち一方を
確実に、且つ、選択的に出力することができる。
【００２３】請求項６記載の発明によれば、実際に動作
しているセンスアンプは１つであり、他の非動作のセン
スアンプの出力は例えばハイレベルに固定されているの
で、各センスアンプの出力の例えばアンドを求めること
で正しいデータを得ることができる。
しているセンスアンプは１つであり、他の非動作のセン
スアンプの出力は例えばハイレベルに固定されているの
で、各センスアンプの出力の例えばアンドを求めること
で正しいデータを得ることができる。
【００２４】
【実施例】図１は、本発明になる半導体記憶装置の一実
施例の要部を示すブロック図である。本実施例では、本
発明がマスクＲＯＭに適用されている。説明の便宜上、
図１に示す回路部分は、上記図８に示すマスクＲＯＭ１
００の部分１０２に対応するものとする。
施例の要部を示すブロック図である。本実施例では、本
発明がマスクＲＯＭに適用されている。説明の便宜上、
図１に示す回路部分は、上記図８に示すマスクＲＯＭ１
００の部分１０２に対応するものとする。
【００２５】図１に示す回路部分は、大略回路部分１及
び回路部分２からなる。このマスクＲＯＭの記憶容量は
大きいため、メモリセルアレイは上位アドレス用メモリ
セルと下位アドレス用メモリセルとに分けてある。従っ
て、例えば入力アドレスが所定値より大きい場合は、上
位アドレス用メモリセルがアクセスされる。又、１６ビ
ットのパリティ方式が用いられるものとする。
び回路部分２からなる。このマスクＲＯＭの記憶容量は
大きいため、メモリセルアレイは上位アドレス用メモリ
セルと下位アドレス用メモリセルとに分けてある。従っ
て、例えば入力アドレスが所定値より大きい場合は、上
位アドレス用メモリセルがアクセスされる。又、１６ビ
ットのパリティ方式が用いられるものとする。
【００２６】回路部分１は、上位アドレス用メモリセル
アレイ０１Ｈと、下位アドレス用メモリセルアレイ０１
Ｌと、メモリセルアレイ０１Ｈに対して設けられたセン
スアンプ１−１と、メモリセルアレイ０１Ｈに対して設
けられたコラムデコーダ１−２と、メモリセルアレイ０
１Ｌに対して設けられたセンスアンプ１−３と、メモリ
セルアレイ０１Ｌに対して設けられたコラムデコーダ１
−４と、上位アドレスの補正用データを記憶する冗長セ
ルアレイ１−５と、ロウデコーダ１−１０とからなる。
尚、メモリセルアレイ０１Ｈ，０１Ｌを夫々１ブロック
（面）とすると、実際には３２ブロック（面）のメモリ
セルアレイが設けられている。
アレイ０１Ｈと、下位アドレス用メモリセルアレイ０１
Ｌと、メモリセルアレイ０１Ｈに対して設けられたセン
スアンプ１−１と、メモリセルアレイ０１Ｈに対して設
けられたコラムデコーダ１−２と、メモリセルアレイ０
１Ｌに対して設けられたセンスアンプ１−３と、メモリ
セルアレイ０１Ｌに対して設けられたコラムデコーダ１
−４と、上位アドレスの補正用データを記憶する冗長セ
ルアレイ１−５と、ロウデコーダ１−１０とからなる。
尚、メモリセルアレイ０１Ｈ，０１Ｌを夫々１ブロック
（面）とすると、実際には３２ブロック（面）のメモリ
セルアレイが設けられている。
【００２７】同様にして、回路部分２は、上位アドレス
用メモリセルアレイ０５Ｈと、下位アドレス用メモリセ
ルアレイ０５Ｌと、メモリセルアレイ０５Ｈに対して設
けられたセンスアンプ２−１と、メモリセルアレイ０５
Ｈに対して設けられたコラムデコーダ２−２と、メモリ
セルアレイ０５Ｌに対して設けられたセンスアンプ２−
３と、メモリセルアレイ０５Ｌに対して設けられたコラ
ムデコーダ２−４と、下位アドレスの補正用データを記
憶する冗長セルアレイ２−５と、ロウデコーダ２−１０
とからなる。
用メモリセルアレイ０５Ｈと、下位アドレス用メモリセ
ルアレイ０５Ｌと、メモリセルアレイ０５Ｈに対して設
けられたセンスアンプ２−１と、メモリセルアレイ０５
Ｈに対して設けられたコラムデコーダ２−２と、メモリ
セルアレイ０５Ｌに対して設けられたセンスアンプ２−
３と、メモリセルアレイ０５Ｌに対して設けられたコラ
ムデコーダ２−４と、下位アドレスの補正用データを記
憶する冗長セルアレイ２−５と、ロウデコーダ２−１０
とからなる。
【００２８】尚、図１中、ＢＬはビット線、ＷＤＸＸは
ワード系入力、ＲＤＥＣ０Ｘ〜ＲＤＥＣ２Ｘはロウデコ
ーダ選択線、ＢＳＢＸＸはブロック系入力を表す。回路
部分１について見ると、ワード系入力ＷＤＸＸ及びロウ
デコーダ選択線ＲＤＥＣ０Ｘ，ＲＤＥＣ１Ｘは、メモリ
セルアレイ０１Ｈ，０１Ｌ及び冗長セルアレイ１−５に
対して共通に設けられている。ブロック系入力ＢＳＢＸ
Ｘ及びロウデコーダ選択線ＲＤＥＣ２Ｘは、メモリセル
アレイ０１Ｈのみと、メモリセルアレイ０１Ｌ及び冗長
セルアレイ１−５の両方とに対して、別々に設けられて
いる。又、ビット線ＢＬは、メモリセルアレイ０１Ｈの
みと、メモリセルアレイ０１Ｌ及び冗長セルアレイ１−
５に対して共通と、別々に設けられている。回路部分２
については、回路部分１の場合と同様なので、その説明
は省略する。
ワード系入力、ＲＤＥＣ０Ｘ〜ＲＤＥＣ２Ｘはロウデコ
ーダ選択線、ＢＳＢＸＸはブロック系入力を表す。回路
部分１について見ると、ワード系入力ＷＤＸＸ及びロウ
デコーダ選択線ＲＤＥＣ０Ｘ，ＲＤＥＣ１Ｘは、メモリ
セルアレイ０１Ｈ，０１Ｌ及び冗長セルアレイ１−５に
対して共通に設けられている。ブロック系入力ＢＳＢＸ
Ｘ及びロウデコーダ選択線ＲＤＥＣ２Ｘは、メモリセル
アレイ０１Ｈのみと、メモリセルアレイ０１Ｌ及び冗長
セルアレイ１−５の両方とに対して、別々に設けられて
いる。又、ビット線ＢＬは、メモリセルアレイ０１Ｈの
みと、メモリセルアレイ０１Ｌ及び冗長セルアレイ１−
５に対して共通と、別々に設けられている。回路部分２
については、回路部分１の場合と同様なので、その説明
は省略する。
【００２９】入力アドレスがメモリセルアレイ０１Ｈ，
０１Ｌ内のメモリセルを指定し、且つ、所定値より大き
い場合は、回路部分１により上位アドレス用メモリセル
アレイ０１Ｈ内のメモリセルがアクセスされる。つま
り、この場合には、メモリセルアレイ０１Ｈに対して設
けられたセンスアンプ１−１及びコラムデコーダ１−２
のみが動作し、非選択のメモリセルアレイ０１Ｌに対し
て設けられたセンスアンプ１−３及びコラムデコーダ１
−４は動作しない。そこで、本実施例では、本来この状
態では使用されないセンスアンプ１−３及びコラムデコ
ーダ１−４を、冗長セルアレイ１−５に対するセンスア
ンプ及びコラムデコーダとして使用する。
０１Ｌ内のメモリセルを指定し、且つ、所定値より大き
い場合は、回路部分１により上位アドレス用メモリセル
アレイ０１Ｈ内のメモリセルがアクセスされる。つま
り、この場合には、メモリセルアレイ０１Ｈに対して設
けられたセンスアンプ１−１及びコラムデコーダ１−２
のみが動作し、非選択のメモリセルアレイ０１Ｌに対し
て設けられたセンスアンプ１−３及びコラムデコーダ１
−４は動作しない。そこで、本実施例では、本来この状
態では使用されないセンスアンプ１−３及びコラムデコ
ーダ１−４を、冗長セルアレイ１−５に対するセンスア
ンプ及びコラムデコーダとして使用する。
【００３０】つまり、本実施例では、上位アドレス用メ
モリセルアレイ０１Ｈに対して設けられたセンスアンプ
１−１及びコラムデコーダ１−２と、下位アドレス用メ
モリセルアレイ０１Ｌに対して設けられたセンスアンプ
１−３及びコラムデコーダ１−４とのうち、非選択とな
ったメモリセルアレイ０１Ｌに対して設けられたセンス
アンプ１−３及びコラムデコーダ１−４を冗長セルアレ
イ１−５に対するセンスアンプ及びコラムデコーダとし
て使用する。
モリセルアレイ０１Ｈに対して設けられたセンスアンプ
１−１及びコラムデコーダ１−２と、下位アドレス用メ
モリセルアレイ０１Ｌに対して設けられたセンスアンプ
１−３及びコラムデコーダ１−４とのうち、非選択とな
ったメモリセルアレイ０１Ｌに対して設けられたセンス
アンプ１−３及びコラムデコーダ１−４を冗長セルアレ
イ１−５に対するセンスアンプ及びコラムデコーダとし
て使用する。
【００３１】これにより、非選択となった下位アドレス
用メモリセルアレイ０１Ｌに対して設けられたセンスア
ンプ１−３及びコラムデコーダ１−４が、この非選択と
なった一方のメモリセルアレイ０１Ｌと共通に使用され
ることになる。この結果、冗長セルアレイ１−５専用に
センスアンプ及びコラムデコーダを設ける必要はない。
用メモリセルアレイ０１Ｌに対して設けられたセンスア
ンプ１−３及びコラムデコーダ１−４が、この非選択と
なった一方のメモリセルアレイ０１Ｌと共通に使用され
ることになる。この結果、冗長セルアレイ１−５専用に
センスアンプ及びコラムデコーダを設ける必要はない。
【００３２】同様にして、入力アドレスがメモリセルア
レイ０５Ｈ，０５Ｌ内のメモリセルを指定し、且つ、所
定値以下の場合は、回路部分２により下位アドレス用メ
モリセルアレイ０５Ｌ内のメモリセルがアクセスされ
る。つまり、この場合には、メモリセルアレイ０５Ｌに
対して設けられたセンスアンプ２−３及びコラムデコー
ダ２−４のみが動作し、非選択のメモリセルアレイ０５
Ｈに対して設けられたセンスアンプ２−１及びコラムデ
コーダ２−２は動作しない。そこで、本実施例では、本
来この状態では使用されないセンスアンプ２−１及びコ
ラムデコーダ２−２を、冗長セルアレイ２−５に対する
センスアンプ及びコラムデコーダとして使用する。
レイ０５Ｈ，０５Ｌ内のメモリセルを指定し、且つ、所
定値以下の場合は、回路部分２により下位アドレス用メ
モリセルアレイ０５Ｌ内のメモリセルがアクセスされ
る。つまり、この場合には、メモリセルアレイ０５Ｌに
対して設けられたセンスアンプ２−３及びコラムデコー
ダ２−４のみが動作し、非選択のメモリセルアレイ０５
Ｈに対して設けられたセンスアンプ２−１及びコラムデ
コーダ２−２は動作しない。そこで、本実施例では、本
来この状態では使用されないセンスアンプ２−１及びコ
ラムデコーダ２−２を、冗長セルアレイ２−５に対する
センスアンプ及びコラムデコーダとして使用する。
【００３３】つまり、本実施例では、上位アドレス用メ
モリセルアレイ０５Ｈに対して設けられたセンスアンプ
２−１及びコラムデコーダ２−２と、下位アドレス用メ
モリセルアレイ０５Ｌに対して設けられたセンスアンプ
２−３及びコラムデコーダ２−４とのうち、非選択とな
ったメモリセルアレイ０５Ｈに対して設けられたセンス
アンプ２−３及びコラムデコーダ２−４を冗長セルアレ
イ２−５に対するセンスアンプ及びコラムデコーダとし
て使用する。
モリセルアレイ０５Ｈに対して設けられたセンスアンプ
２−１及びコラムデコーダ２−２と、下位アドレス用メ
モリセルアレイ０５Ｌに対して設けられたセンスアンプ
２−３及びコラムデコーダ２−４とのうち、非選択とな
ったメモリセルアレイ０５Ｈに対して設けられたセンス
アンプ２−３及びコラムデコーダ２−４を冗長セルアレ
イ２−５に対するセンスアンプ及びコラムデコーダとし
て使用する。
【００３４】これにより、非選択となった上位アドレス
用メモリセルアレイ０５Ｈに対して設けられたセンスア
ンプ２−３及びコラムデコーダ２−４が、この非選択と
なった一方のメモリセルアレイ０５Ｈと共通に使用され
ることになる。この結果、冗長セルアレイ２−５専用に
センスアンプ及びコラムデコーダを設ける必要はない。
用メモリセルアレイ０５Ｈに対して設けられたセンスア
ンプ２−３及びコラムデコーダ２−４が、この非選択と
なった一方のメモリセルアレイ０５Ｈと共通に使用され
ることになる。この結果、冗長セルアレイ２−５専用に
センスアンプ及びコラムデコーダを設ける必要はない。
【００３５】実際のマスクＲＯＭには、図１に示す回路
部分１，２の如き回路部分が多数設けられている。従っ
て、冗長セルアレイ１−５，２−５専用のセンスアンプ
及びコラムデコーダを設けないことにより、その分素子
領域上で占める面積が減少し、マスクＲＯＭの集積度の
向上が可能となる。又、冗長セルアレイ１−５，２−５
等の冗長セルアレイに対しては、補正用データ専用のビ
ット線やロウデコーダ選択線を設ける必要がなくなり、
メモリセルアレイ０１Ｌ，０５Ｈに対するビット線及び
ロウデコーダ選択線と共通に使用できる。これによって
も、複雑な配線がない分マスクＲＯＭの集積度の向上が
可能である。
部分１，２の如き回路部分が多数設けられている。従っ
て、冗長セルアレイ１−５，２−５専用のセンスアンプ
及びコラムデコーダを設けないことにより、その分素子
領域上で占める面積が減少し、マスクＲＯＭの集積度の
向上が可能となる。又、冗長セルアレイ１−５，２−５
等の冗長セルアレイに対しては、補正用データ専用のビ
ット線やロウデコーダ選択線を設ける必要がなくなり、
メモリセルアレイ０１Ｌ，０５Ｈに対するビット線及び
ロウデコーダ選択線と共通に使用できる。これによって
も、複雑な配線がない分マスクＲＯＭの集積度の向上が
可能である。
【００３６】更に、従来の場合に比べると、冗長セルア
レイ１−５，２−５専用のセンスアンプ及びコラムデコ
ーダが設けられていない分、これらの部分を駆動制御す
る駆動制御系の消費電力が減少するので、マスクＲＯＭ
全体としての消費電力が減少する。
レイ１−５，２−５専用のセンスアンプ及びコラムデコ
ーダが設けられていない分、これらの部分を駆動制御す
る駆動制御系の消費電力が減少するので、マスクＲＯＭ
全体としての消費電力が減少する。
【００３７】図２は、図１に示すロウデコーダ１−１
０，２−１０の要部を示す回路図である。説明の便宜
上、図２はロウデコーダ１−１０を示すものとする。
０，２−１０の要部を示す回路図である。説明の便宜
上、図２はロウデコーダ１−１０を示すものとする。
【００３８】図２中、Ｖｃｃは電源電圧、ＲＤＥＣ０Ｘ
〜ＲＤＥＣ２Ｘはロウデコーダ選択線（図１のＲＤＥＣ
ＸＸ）、ＢＳＢ００〜ＢＳＢ０３はブロック系入力、Ｗ
Ｄ００〜ＷＤ１５はワード系入力（図１のＷＤＸＸ）、
ＢＳ００〜ＢＳ０３はブロック選択線、ＷＬ００〜ＷＬ
１５はワード選択線である。ロウデコーダ１−１０は、
ブロック系入力ＢＳＢ００〜ＢＳＢ０３を供給される図
示の如き構成の回路部分２１と、ワード系入力ＷＤ００
〜ＷＤ１５が供給される図示の如き構成の回路部分２２
とからなる。
〜ＲＤＥＣ２Ｘはロウデコーダ選択線（図１のＲＤＥＣ
ＸＸ）、ＢＳＢ００〜ＢＳＢ０３はブロック系入力、Ｗ
Ｄ００〜ＷＤ１５はワード系入力（図１のＷＤＸＸ）、
ＢＳ００〜ＢＳ０３はブロック選択線、ＷＬ００〜ＷＬ
１５はワード選択線である。ロウデコーダ１−１０は、
ブロック系入力ＢＳＢ００〜ＢＳＢ０３を供給される図
示の如き構成の回路部分２１と、ワード系入力ＷＤ００
〜ＷＤ１５が供給される図示の如き構成の回路部分２２
とからなる。
【００３９】図３は、図１に示すメモリセルアレイ０１
Ｈ，０１Ｌ，０５Ｈ，０５Ｌの要部を示す回路図であ
る。説明の便宜上、図３はメモリセルアレイ０１Ｈを示
すものとする。
Ｈ，０１Ｌ，０５Ｈ，０５Ｌの要部を示す回路図であ
る。説明の便宜上、図３はメモリセルアレイ０１Ｈを示
すものとする。
【００４０】図３中、メモリセルアレイ０１Ｈは、ブロ
ック選択線ＢＳ００〜ＢＳ０３に対して設けられた回路
部分３１と、ワード選択線ＷＬ００〜ＷＬ１５に対して
設けられた回路部分３２，３３とからなる。回路部分３
１は、図示の如き接続のデプレッション型トランジスタ
及びエンハンスメント型トランジスタからなり、例えば
ブロック選択線ＢＳ００の論理レベルがハイレベルの場
合には、同図中破線で示すブロックが選択される。ＢＬ
はビットラインを示す。
ック選択線ＢＳ００〜ＢＳ０３に対して設けられた回路
部分３１と、ワード選択線ＷＬ００〜ＷＬ１５に対して
設けられた回路部分３２，３３とからなる。回路部分３
１は、図示の如き接続のデプレッション型トランジスタ
及びエンハンスメント型トランジスタからなり、例えば
ブロック選択線ＢＳ００の論理レベルがハイレベルの場
合には、同図中破線で示すブロックが選択される。ＢＬ
はビットラインを示す。
【００４１】図４は、図１に示すセンスアンプ１−１，
２−３の要部を示す回路図である。説明の便宜上、図４
はセンスアンプ１−１を示すものとする。
２−３の要部を示す回路図である。説明の便宜上、図４
はセンスアンプ１−１を示すものとする。
【００４２】図４において、センスアンプ１−１は図示
の如き接続のトランジスタからなり、端子４１にはセン
スアンプイネーブル信号バー／ＣＥが入力され、端子４
２にはセンスアンプイネーブル信号ＣＥが入力される。
端子４３は対応するビットラインＢＬからの信号を入力
される。端子４４からは、対応するビットラインＢＬの
電位を検出して増幅することにより得たメモリセルアレ
イ０１Ｈからのデータが出力される。このセンスアンプ
１−１は、センスアンプイネーブル信号バー／ＣＥがロ
ーレベルで、センスアンプイネーブル信号ＣＥがハイレ
ベルの場合に動作する。センスアンプイネーブル信号バ
ー／ＣＥがハイレベルで、センスアンプイネーブル信号
ＣＥがローレベルの場合には、センスアンプ１−１は非
動作となり、ハイレベルの信号が端子４４から出力され
る。
の如き接続のトランジスタからなり、端子４１にはセン
スアンプイネーブル信号バー／ＣＥが入力され、端子４
２にはセンスアンプイネーブル信号ＣＥが入力される。
端子４３は対応するビットラインＢＬからの信号を入力
される。端子４４からは、対応するビットラインＢＬの
電位を検出して増幅することにより得たメモリセルアレ
イ０１Ｈからのデータが出力される。このセンスアンプ
１−１は、センスアンプイネーブル信号バー／ＣＥがロ
ーレベルで、センスアンプイネーブル信号ＣＥがハイレ
ベルの場合に動作する。センスアンプイネーブル信号バ
ー／ＣＥがハイレベルで、センスアンプイネーブル信号
ＣＥがローレベルの場合には、センスアンプ１−１は非
動作となり、ハイレベルの信号が端子４４から出力され
る。
【００４３】図５は、図１に示すセンスアンプ１−３，
２−１の要部を示す回路図である。説明の便宜上、図５
はセンスアンプ１−３を示すものとする。図５中、図４
と同一部分には同一符号を付す。
２−１の要部を示す回路図である。説明の便宜上、図５
はセンスアンプ１−３を示すものとする。図５中、図４
と同一部分には同一符号を付す。
【００４４】図５に示すセンスアンプ１−３は、メモリ
セルアレイ０１Ｌからのデータ（正規のデータ）をセン
スする場合と、冗長セルアレイ１−５からの補正用デー
タをセンスする場合とがあるので、対応するビットライ
ンＢＬからのデータが正規のデータであるか補正用デー
タであるかによって出力を切り換える。
セルアレイ０１Ｌからのデータ（正規のデータ）をセン
スする場合と、冗長セルアレイ１−５からの補正用デー
タをセンスする場合とがあるので、対応するビットライ
ンＢＬからのデータが正規のデータであるか補正用デー
タであるかによって出力を切り換える。
【００４５】つまり、図５のセンスアンプ１−３は、図
示の如き接続のトランジスタからなり、端子４１にはセ
ンスアンプイネーブル信号バー／ＣＥが入力され、端子
４６には後述する切り換え信号ＳＷが入力される。端子
４３は対応するビットラインＢＬからの信号を入力され
る。端子４４からは、対応するビットラインＢＬの電位
を検出して増幅することにより得たメモリセルアレイ０
１Ｌからの正規のデータが出力される。又、端子４７か
らは、対応するビットラインＢＬの電位を検出して増幅
することにより得た冗長セルアレイ１−５からの補正用
データが出力される。
示の如き接続のトランジスタからなり、端子４１にはセ
ンスアンプイネーブル信号バー／ＣＥが入力され、端子
４６には後述する切り換え信号ＳＷが入力される。端子
４３は対応するビットラインＢＬからの信号を入力され
る。端子４４からは、対応するビットラインＢＬの電位
を検出して増幅することにより得たメモリセルアレイ０
１Ｌからの正規のデータが出力される。又、端子４７か
らは、対応するビットラインＢＬの電位を検出して増幅
することにより得た冗長セルアレイ１−５からの補正用
データが出力される。
【００４６】切り換え信号は、図６に示す如き切り換え
信号発生回路から得られる。本実施例では、１６ブロッ
ク（面）の冗長セルアレイが設けられているので、実際
には図６の如き切り換え信号発生回路が１６個設けられ
ている。
信号発生回路から得られる。本実施例では、１６ブロッ
ク（面）の冗長セルアレイが設けられているので、実際
には図６の如き切り換え信号発生回路が１６個設けられ
ている。
【００４７】図６に示す切り換え信号発生回路は、図示
の如く接続されたトランジスタと、端子５１〜５５とか
らなる。端子５１〜５４には、入力アドレスをアドレス
デコーダ（図示せず）によりデコードして得た４ビット
のアドレス信号が入力される。この４ビットのアドレス
信号が、切り換え信号発生回路の対応するブロック
（面）に対する補正用データを使用することを示す場合
にのみ、端子５５からはハイレベルの切り換え信号ＳＷ
が出力される。このハイレベルの切り換え信号ＳＷを図
５のセンスアンプ１−３の端子４６に入力することによ
り、補正用データを端子４７から出力させることができ
る。
の如く接続されたトランジスタと、端子５１〜５５とか
らなる。端子５１〜５４には、入力アドレスをアドレス
デコーダ（図示せず）によりデコードして得た４ビット
のアドレス信号が入力される。この４ビットのアドレス
信号が、切り換え信号発生回路の対応するブロック
（面）に対する補正用データを使用することを示す場合
にのみ、端子５５からはハイレベルの切り換え信号ＳＷ
が出力される。このハイレベルの切り換え信号ＳＷを図
５のセンスアンプ１−３の端子４６に入力することによ
り、補正用データを端子４７から出力させることができ
る。
【００４８】従って、このセンスアンプ１−３は、セン
スアンプイネーブル信号バー／ＣＥがローレベルで切り
換え信号ＳＷがローレベルの場合に動作して、正規のデ
ータを端子４４から出力する。この状態では、ハイレベ
ルの信号が端子４７から出力される。他方、センスアン
プイネーブル信号バー／ＣＥがハイレベルで切り換え信
号ＳＷがハイレベルの場合には、センスアンプ１−３は
補正用データを端子４７から出力する。この状態では、
ハイレベルの信号が端子４４から出力される。又、セン
スアンプイネーブル信号バー／ＣＥがハイレベルで切り
換え信号ＳＷがローレベルの場合は、ハイレベルの信号
が両方の端子４４，４７から出力される。つまり、セン
スアンプ１−３の非動作時には、ハイレベルの信号が両
方の端子４４，４７から出力される。
スアンプイネーブル信号バー／ＣＥがローレベルで切り
換え信号ＳＷがローレベルの場合に動作して、正規のデ
ータを端子４４から出力する。この状態では、ハイレベ
ルの信号が端子４７から出力される。他方、センスアン
プイネーブル信号バー／ＣＥがハイレベルで切り換え信
号ＳＷがハイレベルの場合には、センスアンプ１−３は
補正用データを端子４７から出力する。この状態では、
ハイレベルの信号が端子４４から出力される。又、セン
スアンプイネーブル信号バー／ＣＥがハイレベルで切り
換え信号ＳＷがローレベルの場合は、ハイレベルの信号
が両方の端子４４，４７から出力される。つまり、セン
スアンプ１−３の非動作時には、ハイレベルの信号が両
方の端子４４，４７から出力される。
【００４９】上記のマスクＲＯＭには、正規のデータに
ついて見ると、１出力当りアドレスの上位及び下位で１
つずつのセンスアンプが設けられ、補正用データについ
て見ると、上位及び下位で８つずつのセンスアンプが設
けられている。このため、どのセンスアンプの出力を出
力データとして使用するかを決定する際には、各センス
アンプの出力の論理積（アンド）を求めれば良い。実際
に動作しているセンスアンプは１つであり、他の非動作
のセンスアンプの出力はハイレベルに固定されているの
で、各センスアンプの出力のアンドを求めることで正し
いデータを得ることができる。つまり、読出しデータ
は、不良セルがアクセスされない場合は１６ブロック
（面）のメモリセルアレイの出力から得られ、補正デー
タにより不良セルの救済を行う場合には、冗長セルアレ
イからの補正データと１５ブロック（面）のメモリセル
アレイの出力とから得られる。
ついて見ると、１出力当りアドレスの上位及び下位で１
つずつのセンスアンプが設けられ、補正用データについ
て見ると、上位及び下位で８つずつのセンスアンプが設
けられている。このため、どのセンスアンプの出力を出
力データとして使用するかを決定する際には、各センス
アンプの出力の論理積（アンド）を求めれば良い。実際
に動作しているセンスアンプは１つであり、他の非動作
のセンスアンプの出力はハイレベルに固定されているの
で、各センスアンプの出力のアンドを求めることで正し
いデータを得ることができる。つまり、読出しデータ
は、不良セルがアクセスされない場合は１６ブロック
（面）のメモリセルアレイの出力から得られ、補正デー
タにより不良セルの救済を行う場合には、冗長セルアレ
イからの補正データと１５ブロック（面）のメモリセル
アレイの出力とから得られる。
【００５０】図７は、上記マスクＲＯＭのレイアウトの
一実施例を示す平面図である。同図中、図１と同一部分
には同一符号を付し、その説明は省略する。又、センス
アンプ、コラムデコーダ及び周辺回路の図示は省略す
る。図７では、３２ブロック（面）に分けられたメモリ
セルアレイ０１Ｈ〜１６Ｌが設けられている。
一実施例を示す平面図である。同図中、図１と同一部分
には同一符号を付し、その説明は省略する。又、センス
アンプ、コラムデコーダ及び周辺回路の図示は省略す
る。図７では、３２ブロック（面）に分けられたメモリ
セルアレイ０１Ｈ〜１６Ｌが設けられている。
【００５１】尚、ロウデコーダ、メモリセル、センスア
ンプ等の構成は、上記のものに限定されないことは言う
までもない。又、コラムデコーダ等の、マスクＲＯＭの
他の部分の構成は、従来と同様のものを使用できるの
で、その図示及び説明は省略する。又、図５に示すセン
スアンプをセンスアンプ１−１，２−３として用いても
良いことは言うまでもない。
ンプ等の構成は、上記のものに限定されないことは言う
までもない。又、コラムデコーダ等の、マスクＲＯＭの
他の部分の構成は、従来と同様のものを使用できるの
で、その図示及び説明は省略する。又、図５に示すセン
スアンプをセンスアンプ１−１，２−３として用いても
良いことは言うまでもない。
【００５２】以上、本発明を実施例により説明したが、
本発明は上記実施例に限定されるものではなく、種々の
変形及び改良が本発明の範囲内で可能である。
本発明は上記実施例に限定されるものではなく、種々の
変形及び改良が本発明の範囲内で可能である。
【００５３】
【発明の効果】請求項１記載の発明によれば、上位アド
レス用メモリセルアレイ及び下位アドレス用メモリセル
のうち、非選択となった一方のメモリセルアレイに対し
て設けられたセンスアンプ及びコラムデコーダが、この
非選択となった一方のメモリセルアレイと共通に使用さ
れるので、冗長セルアレイ専用にセンスアンプ及びコラ
ムデコーダを設ける必要はなく、冗長セルアレイ専用の
センスアンプ及びコラムデコーダを設けないことによ
り、その分素子領域上で占める面積が減少し、半導体記
憶装置の集積度の向上が可能となると共に、従来の場合
に比べると、冗長セルアレイ専用のセンスアンプ及びコ
ラムデコーダが設けられていない分、これらの部分を駆
動制御する駆動制御系の消費電力が減少するので、半導
体記憶装置全体としての消費電力が減少し、実用的には
極めて有用である。
レス用メモリセルアレイ及び下位アドレス用メモリセル
のうち、非選択となった一方のメモリセルアレイに対し
て設けられたセンスアンプ及びコラムデコーダが、この
非選択となった一方のメモリセルアレイと共通に使用さ
れるので、冗長セルアレイ専用にセンスアンプ及びコラ
ムデコーダを設ける必要はなく、冗長セルアレイ専用の
センスアンプ及びコラムデコーダを設けないことによ
り、その分素子領域上で占める面積が減少し、半導体記
憶装置の集積度の向上が可能となると共に、従来の場合
に比べると、冗長セルアレイ専用のセンスアンプ及びコ
ラムデコーダが設けられていない分、これらの部分を駆
動制御する駆動制御系の消費電力が減少するので、半導
体記憶装置全体としての消費電力が減少し、実用的には
極めて有用である。
【００５４】請求項２記載の発明によれば、冗長セルア
レイ専用のセンスアンプ及びコラムデコーダが不要な
分、その分素子領域上で占める面積が減少し、半導体記
憶装置の集積度の向上が可能となる。更に、従来の場合
に比べると、冗長セルアレイ専用のセンスアンプ及びコ
ラムデコーダが設けられていない分、これらの部分を駆
動制御する駆動制御系の消費電力が減少するので、半導
体記憶装置全体としての消費電力が減少する。
レイ専用のセンスアンプ及びコラムデコーダが不要な
分、その分素子領域上で占める面積が減少し、半導体記
憶装置の集積度の向上が可能となる。更に、従来の場合
に比べると、冗長セルアレイ専用のセンスアンプ及びコ
ラムデコーダが設けられていない分、これらの部分を駆
動制御する駆動制御系の消費電力が減少するので、半導
体記憶装置全体としての消費電力が減少する。
【００５５】請求項３記載の発明によれば、冗長セルア
レイに対しては、補正用データ専用のビット線を設ける
必要がなくなり、第２のメモリセルアレイに対するビッ
ト線と共通に使用できるので、複雑な配線がない分半導
体記憶装置の集積度の向上が可能である。
レイに対しては、補正用データ専用のビット線を設ける
必要がなくなり、第２のメモリセルアレイに対するビッ
ト線と共通に使用できるので、複雑な配線がない分半導
体記憶装置の集積度の向上が可能である。
【００５６】請求項４記載の発明によれば、冗長セルア
レイに対しては、補正用データ専用のロウデコーダ選択
線を設ける必要がなくなり、第２のメモリセルアレイに
対するビット線及びロウデコーダ選択線と共通に使用で
きので、複雑な配線がない分半導体記憶装置の集積度の
向上が可能である。
レイに対しては、補正用データ専用のロウデコーダ選択
線を設ける必要がなくなり、第２のメモリセルアレイに
対するビット線及びロウデコーダ選択線と共通に使用で
きので、複雑な配線がない分半導体記憶装置の集積度の
向上が可能である。
【００５７】請求項５記載の発明によれば、前記第２の
センスアンプは、前記第２のメモリセルアレイからのデ
ータ及び前記冗長セルアレイからのデータのうち一方を
確実に、且つ、選択的に出力することができる。
センスアンプは、前記第２のメモリセルアレイからのデ
ータ及び前記冗長セルアレイからのデータのうち一方を
確実に、且つ、選択的に出力することができる。
【００５８】請求項６記載の発明によれば、実際に動作
しているセンスアンプは１つであり、他の非動作のセン
スアンプの出力は例えばハイレベルに固定されているの
で、各センスアンプの出力の例えばアンドを求めること
で正しいデータを得ることができる。
しているセンスアンプは１つであり、他の非動作のセン
スアンプの出力は例えばハイレベルに固定されているの
で、各センスアンプの出力の例えばアンドを求めること
で正しいデータを得ることができる。
【図１】本発明になる半導体記憶装置の一実施例の要部
を示すブロック図である。
を示すブロック図である。
【図２】図１に示すロウデコーダの要部を示す回路図で
ある。
ある。
【図３】図１に示すメモリセルアレイの要部を示す回路
図である。
図である。
【図４】図１に示す一方のセンスアンプの要部を示す回
路図である。
路図である。
【図５】図１に示す他方のセンスアンプの要部を示す回
路図である。
路図である。
【図６】切り換え信号発生回路を示す回路図である。
【図７】図１に示す実施例のレイアウトの一実施例を示
す平面図である。
す平面図である。
【図８】一般的なマスクＲＯＭを示す平面図である。
【図９】図８の一部を拡大して示すブロック図である。
１，２ 回路部分 １−１，１−３，２−１，２−３ センスアンプ １−２，１−４，２−２，２−４ コラムデコーダ １−５，２−５ 冗長セルアレイ １−１０，２−１０ ロウデコーダ ０１Ｈ，０１Ｌ，０５Ｈ，０５Ｌ メモリセルアレ
イ ２１，２２，３１〜３３ 回路部分 ４１〜４４，４６，４７，５１〜５５ 端子
イ ２１，２２，３１〜３３ 回路部分 ４１〜４４，４６，４７，５１〜５５ 端子
Claims (6)
- 【請求項１】 入力アドレスの上位アドレス用の第１の
メモリセルアレイと下位アドレス用の第２のメモリセル
アレイとに分けられたメモリセルアレイと、 補正用データを記憶する冗長セルアレイと、 該第１のメモリセルアレイに対して設けられた第１のセ
ンスアンプと、 該第１のメモリセルアレイに対して設けられた第１のコ
ラムデコーダと、 該第２のメモリセルアレイに対して設けられた第２のセ
ンスアンプと、 該第２のメモリセルアレイに対して設けられた第２のコ
ラムデコーダとからなり、 該入力アドレスにより該第１のメモリセルアレイがアク
セスされると、該冗長セルアレイからの上位アドレスの
補正用データは、該冗長セルアレイに対するセンスアン
プ及びコラムデコーダとして動作する非選択となった第
２のセンスアンプ及び第２のコラムデコーダを介して出
力される、半導体記憶装置。 - 【請求項２】 前記第１のセンスアンプと、前記第１の
コラムデコーダと、前記第２のセンスアンプと、前記第
２のコラムデコーダとは、夫々複数のメモリセルアレイ
に対して設けられている、請求項１記載の半導体装置。 - 【請求項３】 前記冗長セルアレイに対するビット線
は、前記第２のメモリセルアレイに対するビット線と共
通に使用される、請求項１又は２記載の半導体記憶装
置。 - 【請求項４】 前記冗長セルアレイに対するロウデコー
ダ選択線は、前記第２のメモリセルアレイに対するロウ
デコーダ選択線と共通に使用される、請求項１〜３のう
ちいずれか一項記載の半導体記憶装置。 - 【請求項５】 前記第２のセンスアンプは、前記入力ア
ドレスと冗長アドレスとが一致するか否かを示す切り換
え信号に応答して前記第２のメモリセルアレイからのデ
ータ及び前記冗長セルアレイからのデータのうち一方を
選択的に出力する、請求項１〜４のうちいずれか一項記
載の半導体記憶装置。 - 【請求項６】 前記第１及び第２のセンスアンプは、夫
々非動作時には一方の論理レベルに固定された信号を出
力する、請求項１〜５のうちいずれか一項記載の半導体
記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18494594A JPH0850799A (ja) | 1994-08-05 | 1994-08-05 | 半導体記憶装置 |
| KR1019950020763A KR960008856A (ko) | 1994-08-05 | 1995-07-14 | 용장회로를 갖는 반도체 기억장치 |
| US08/503,610 US5563841A (en) | 1994-08-05 | 1995-07-18 | Semiconductor memory device having redundant circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18494594A JPH0850799A (ja) | 1994-08-05 | 1994-08-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0850799A true JPH0850799A (ja) | 1996-02-20 |
Family
ID=16162106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18494594A Withdrawn JPH0850799A (ja) | 1994-08-05 | 1994-08-05 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5563841A (ja) |
| JP (1) | JPH0850799A (ja) |
| KR (1) | KR960008856A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100314649B1 (ko) * | 1998-06-11 | 2001-12-12 | 박종섭 | 플래쉬메모리장치의센싱회로 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3944380B2 (ja) * | 2001-11-08 | 2007-07-11 | 日本テキサス・インスツルメンツ株式会社 | 誤り訂正回路を備えた半導体記憶装置 |
| KR101038983B1 (ko) * | 2005-06-28 | 2011-06-03 | 주식회사 하이닉스반도체 | 리던던시부를 갖춘 메모리 장치 |
| KR102295616B1 (ko) * | 2018-12-28 | 2021-08-31 | 한국전력기술 주식회사 | 매립형 냉각배관을 통한 공냉식 콘크리트 냉각장치 |
| CN113689899B (zh) * | 2021-08-27 | 2023-09-01 | 西安微电子技术研究所 | 一种存储阵列电路结构及大型存储阵列电路结构 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245582A (en) * | 1987-10-27 | 1993-09-14 | Mitsubishi Denki Kabushiki Kaisha | Memory card circuit with power-down control of access buffer |
-
1994
- 1994-08-05 JP JP18494594A patent/JPH0850799A/ja not_active Withdrawn
-
1995
- 1995-07-14 KR KR1019950020763A patent/KR960008856A/ko active IP Right Grant
- 1995-07-18 US US08/503,610 patent/US5563841A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100314649B1 (ko) * | 1998-06-11 | 2001-12-12 | 박종섭 | 플래쉬메모리장치의센싱회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960008856A (ko) | 1996-03-22 |
| US5563841A (en) | 1996-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5313425A (en) | Semiconductor memory device having an improved error correction capability | |
| KR950004623B1 (ko) | 리던던시 효율이 향상되는 반도체 메모리 장치 | |
| US4648075A (en) | Redundancy circuit for a semiconductor memory device | |
| US20050219922A1 (en) | Semiconductor device having redundancy circuit | |
| JPH1050099A (ja) | 多重化された冗長コラムデータ経路を備えた集積回路メモリ | |
| US4951259A (en) | Semiconductor memory device with first and second word line drivers | |
| EP0242981A2 (en) | Semiconductor memory device having redundancy circuit portion | |
| JPS6240795B2 (ja) | ||
| KR100297382B1 (ko) | 리던던시회로를구비한반도체메모리장치 | |
| US5787043A (en) | Semiconductor memory device having a redundancy capability | |
| US5280451A (en) | Signature circuit for non-volatile memory device | |
| JP2616544B2 (ja) | 半導体記憶装置 | |
| US6618299B2 (en) | Semiconductor memory device with redundancy | |
| US5983367A (en) | Microprocessor having a CPU and at least two memory cell arrays on the same semiconductor chip, including a shared sense amplifier | |
| JPH0850799A (ja) | 半導体記憶装置 | |
| JP2002133893A (ja) | 半導体記憶装置 | |
| JPH0589698A (ja) | 半導体記憶装置 | |
| US6330198B1 (en) | Semiconductor storage device | |
| JPH0997498A (ja) | 読み出し専用半導体記憶装置 | |
| JP3253462B2 (ja) | 半導体記憶装置 | |
| JP3077868B2 (ja) | 半導体記憶回路装置 | |
| KR0172352B1 (ko) | 반도체 메모리 장치의 컬럼 리던던시 제어회로 | |
| JP3499120B2 (ja) | 半導体記憶装置 | |
| JP3301398B2 (ja) | 半導体記憶装置 | |
| JPS6138560B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |