JPH0380500A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0380500A JPH0380500A JP1217886A JP21788689A JPH0380500A JP H0380500 A JPH0380500 A JP H0380500A JP 1217886 A JP1217886 A JP 1217886A JP 21788689 A JP21788689 A JP 21788689A JP H0380500 A JPH0380500 A JP H0380500A
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 230000015654 memory Effects 0.000 claims abstract description 132
- 230000002950 deficient Effects 0.000 abstract description 18
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は半導体記憶装置に関し、特に、半導体記憶装置
に於いて欠陥メモリセルを救済するための構成の改良に
関する。
に於いて欠陥メモリセルを救済するための構成の改良に
関する。
(従来の技術)
半導体記憶装置に於いては、製造時に僅かな欠陥メモリ
セルが発生することを避けるのは容易なことではない。
セルが発生することを避けるのは容易なことではない。
このため、半導体記憶装置には通常、欠陥メモリセルを
救済するための冗長メモリセルを含む冗長回路が設けら
れる 第3図に従来の半導体記憶装置の一例を模式的に示す。
救済するための冗長メモリセルを含む冗長回路が設けら
れる 第3図に従来の半導体記憶装置の一例を模式的に示す。
半導体記憶装置に於いては様々な理由からメモリセルを
複、数のブロックにまとめることが行われるが、第3図
の半導体記憶装置ではロウデコーダ102に隣接して2
個のメモリセルブロック101.103が設けられてい
る。メモリセルブロック101.103のそれぞれは複
数のメモリセル列を有している。メモリセルブロック1
01及び103にそれぞれ対応してコラムデコーダ10
6及び107が配設されている。コラムデコ−ダ106
.107は、入力されるアドレス(図示せず)に応じて
、対応するメモリセルブロックの複数のメモリセル列を
選択する。このようにコラムデコーダによって複数のメ
モリセル列がiff択される方式を、以下では「インタ
ーリーブ」方式と称する。コラムデコーダ106.10
7によって選択されたメモリセル列から出力されるデー
タは、センスアンプ110及び出力回路111を経て外
部へ出力される。
複、数のブロックにまとめることが行われるが、第3図
の半導体記憶装置ではロウデコーダ102に隣接して2
個のメモリセルブロック101.103が設けられてい
る。メモリセルブロック101.103のそれぞれは複
数のメモリセル列を有している。メモリセルブロック1
01及び103にそれぞれ対応してコラムデコーダ10
6及び107が配設されている。コラムデコ−ダ106
.107は、入力されるアドレス(図示せず)に応じて
、対応するメモリセルブロックの複数のメモリセル列を
選択する。このようにコラムデコーダによって複数のメ
モリセル列がiff択される方式を、以下では「インタ
ーリーブ」方式と称する。コラムデコーダ106.10
7によって選択されたメモリセル列から出力されるデー
タは、センスアンプ110及び出力回路111を経て外
部へ出力される。
従来では、第3図に示すように、冗長メモリセルフロッ
ク104.105がメモリセルブロック101.103
に1対lに対応して設けられている。メモリセルブロッ
ク101に欠陥メモリセルが存在する場合には、その欠
陥メモリセルを含むメモリセル列及びそのメモリセル列
と同時に選択されるメモリセル列は、冗長メモリセルブ
ロック104内のメモリセル列で代替される。メモリセ
ルブロック103内の欠陥メモリセルは、冗長メモリセ
ルブロック105内の冗長メモリセルによって救済され
る。冗長メモリセルブロック104及び105の冗長メ
モリセル列の内のコラムデコーダ108及び109によ
ってそれぞれ選択された冗長メモリセル列から出力され
るデータは、センスアンプ110に入力される。
ク104.105がメモリセルブロック101.103
に1対lに対応して設けられている。メモリセルブロッ
ク101に欠陥メモリセルが存在する場合には、その欠
陥メモリセルを含むメモリセル列及びそのメモリセル列
と同時に選択されるメモリセル列は、冗長メモリセルブ
ロック104内のメモリセル列で代替される。メモリセ
ルブロック103内の欠陥メモリセルは、冗長メモリセ
ルブロック105内の冗長メモリセルによって救済され
る。冗長メモリセルブロック104及び105の冗長メ
モリセル列の内のコラムデコーダ108及び109によ
ってそれぞれ選択された冗長メモリセル列から出力され
るデータは、センスアンプ110に入力される。
(発明が解決しようとする課題)
上述したようなインターリーブ方式を採用した従来の半
導体記憶装置では、正規のメモリセルブロック101.
103の出力及び冗長メモリセルフロック104.10
5の出力が同一のセンスアンプ110に入力されている
ため、各冗長メモリセルブロックは、少なくともコラム
デコーダ106又は107によって選択されるメモリセ
ル列の数と同数の冗長メモリセル列を包含する必要があ
った。
導体記憶装置では、正規のメモリセルブロック101.
103の出力及び冗長メモリセルフロック104.10
5の出力が同一のセンスアンプ110に入力されている
ため、各冗長メモリセルブロックは、少なくともコラム
デコーダ106又は107によって選択されるメモリセ
ル列の数と同数の冗長メモリセル列を包含する必要があ
った。
従って、冗長メモリセルブロック104.1゜5を含む
冗長回路によってチップ上の大きな面積が占有され、チ
ップ面積が大きくなるという問題が生じていた。又、従
来の半導体記憶装置では冗長メモリセルブロック用のコ
ラムデコーダ108.109が必須であったので、それ
らのコラムデコーダ108.109によってアクセス時
間が長くなるという問題もあった。
冗長回路によってチップ上の大きな面積が占有され、チ
ップ面積が大きくなるという問題が生じていた。又、従
来の半導体記憶装置では冗長メモリセルブロック用のコ
ラムデコーダ108.109が必須であったので、それ
らのコラムデコーダ108.109によってアクセス時
間が長くなるという問題もあった。
本発明はこのような現状に鑑みてなされたものであって
、その目的とするところは、インターリーブ方式を採用
する場合に於いても従来よりも極めて少ない冗長メモリ
セル列を備えるだけで欠陥メモリセルの救済を行うこと
ができ、必要とするチップ面積が従来のものよりも小さ
くて済む半導体記憶装置を提供することにある。
、その目的とするところは、インターリーブ方式を採用
する場合に於いても従来よりも極めて少ない冗長メモリ
セル列を備えるだけで欠陥メモリセルの救済を行うこと
ができ、必要とするチップ面積が従来のものよりも小さ
くて済む半導体記憶装置を提供することにある。
(課題を解決するための手段)
本発明の半導体記憶装置は、複数のメモリセル列を有す
る少なくとも1個のメモリセルブロックと、少なくとも
1個の冗長メモリセル列を有する冗長メモリセルブロッ
クと、該メモリセルブロックのメモリセル列の内の複数
個のメモリセル列を選択するコラムデコーダと、該コラ
ムデコーダによって選択されたメモリセル列から出力さ
れるデータを増幅するセンスアンプ群と、該冗長メモリ
セルブロックから出力されるデータを増幅する冗長メモ
リセル用センスアンプと、該センスアンプ群の内の任意
のセンスアンプの出力を該冗長メモリセル用センスアン
プの出力で置き換えることができる置換手段とを備えて
おり、そのことにより上記目的が達成される。
る少なくとも1個のメモリセルブロックと、少なくとも
1個の冗長メモリセル列を有する冗長メモリセルブロッ
クと、該メモリセルブロックのメモリセル列の内の複数
個のメモリセル列を選択するコラムデコーダと、該コラ
ムデコーダによって選択されたメモリセル列から出力さ
れるデータを増幅するセンスアンプ群と、該冗長メモリ
セルブロックから出力されるデータを増幅する冗長メモ
リセル用センスアンプと、該センスアンプ群の内の任意
のセンスアンプの出力を該冗長メモリセル用センスアン
プの出力で置き換えることができる置換手段とを備えて
おり、そのことにより上記目的が達成される。
本発明の半導体記憶装置の一構成例を第1図に示す。第
1図の半導体記憶装置では、ロウデコーダ2に隣接して
2個のメモリセルブロック1,3が設けられているが、
メモリセルブロックの数は任意である。コラムデコーダ
5及び6は、メモリセルブロック1及び3のメモリセル
列の内のn個のメモリセル列をそれぞれ選択する。コラ
ムデコーダ5及び6によって選択されたメモリセル列の
出力データはセンスアンプ8に与えられる。
1図の半導体記憶装置では、ロウデコーダ2に隣接して
2個のメモリセルブロック1,3が設けられているが、
メモリセルブロックの数は任意である。コラムデコーダ
5及び6は、メモリセルブロック1及び3のメモリセル
列の内のn個のメモリセル列をそれぞれ選択する。コラ
ムデコーダ5及び6によって選択されたメモリセル列の
出力データはセンスアンプ8に与えられる。
メモリセルブロック1に隣接して冗長メモリセルブロッ
ク4が配設されている。冗長メモリセルブロック4の冗
長メモリセル列の内の冗長メモリセル用コラムデコーダ
7によって選択された冗長メモリセル列から出力される
データは、冗長メモリセル用センスアンプ9に与えられ
る。冗長メモリセル用コラムデコーダ7は必須ではなく
、例えば冗長メモリセルブロック4に含まれる冗長メモ
リセル列が1個である場合には冗長メモリセル用コラム
デコーダ7を設ける必要はない。
ク4が配設されている。冗長メモリセルブロック4の冗
長メモリセル列の内の冗長メモリセル用コラムデコーダ
7によって選択された冗長メモリセル列から出力される
データは、冗長メモリセル用センスアンプ9に与えられ
る。冗長メモリセル用コラムデコーダ7は必須ではなく
、例えば冗長メモリセルブロック4に含まれる冗長メモ
リセル列が1個である場合には冗長メモリセル用コラム
デコーダ7を設ける必要はない。
センスアンプ8のn個の出力及び冗長メモリセル用セン
スアンプ9の出力は置換手段10に入力される。置換手
段10は、センスアンプ8のn個の出力の内の任意の出
力を冗長メモリセル用センスアンプ9の出力で置き換え
ることができる。置換が行われた場合には、置換された
センスアンプ8の出力の代わりに冗長メモリセル用セン
スアンプ9の出力が置換手段10を介して出力回路11
に与えられる。置換されなかったセンスアンプ8の出力
は、そのまま出力回路11に与えられる。
スアンプ9の出力は置換手段10に入力される。置換手
段10は、センスアンプ8のn個の出力の内の任意の出
力を冗長メモリセル用センスアンプ9の出力で置き換え
ることができる。置換が行われた場合には、置換された
センスアンプ8の出力の代わりに冗長メモリセル用セン
スアンプ9の出力が置換手段10を介して出力回路11
に与えられる。置換されなかったセンスアンプ8の出力
は、そのまま出力回路11に与えられる。
従って、メモリセルブロック1又は3の内の選択された
メモリセル列に欠陥メモリセルが含まれている場合に、
該欠陥メモリセルを含むメモリセル列に対応するセンス
アンプ8の出力のみを冗長メモリセル用センスアンプ9
の出力で置き換えることによって、欠陥メモリセルの救
済が行われる。
メモリセル列に欠陥メモリセルが含まれている場合に、
該欠陥メモリセルを含むメモリセル列に対応するセンス
アンプ8の出力のみを冗長メモリセル用センスアンプ9
の出力で置き換えることによって、欠陥メモリセルの救
済が行われる。
従来では冗長メモリセルブロック4は少なくともセンス
アンプ8の並列出力数nと同数の冗長メモリセル列を有
する必要があったが、本発明の半導体記憶装置では、救
済すべき欠陥メモリセル数に見合った数の冗長メモリセ
ル列が設けられていればよく、最低限必要な冗長メモリ
セル列の数は1である。
アンプ8の並列出力数nと同数の冗長メモリセル列を有
する必要があったが、本発明の半導体記憶装置では、救
済すべき欠陥メモリセル数に見合った数の冗長メモリセ
ル列が設けられていればよく、最低限必要な冗長メモリ
セル列の数は1である。
尚、冗長回路が使用された場合に冗長メモリセルブロッ
ク4を選択するようにロウデコーダ2を制御するための
信号が置換手段10から出力されている。
ク4を選択するようにロウデコーダ2を制御するための
信号が置換手段10から出力されている。
(実施例)
本発明を実施例について以下に説明する。
第2図に本発明の一実施例を模式的に示す。本実施例は
8ビツトのデータを並列に出力するインターリーブ方式
の半導体記憶装置である。又、冗長メモリセルブロック
24は1個の冗長メモリセル列を有している。
8ビツトのデータを並列に出力するインターリーブ方式
の半導体記憶装置である。又、冗長メモリセルブロック
24は1個の冗長メモリセル列を有している。
ロウデコーダ22に隣接して2個のメモリセルブロック
21及び23が配設されている。コラムデコーダ25及
び26は、メモリセルブロック21及び23に含まれる
メモリセル列の中からそれぞれ8個のメモリセル列を選
択する。コラムデコーダ25.26によって選択された
メモリセル列から出力される8個のデータは、センスア
ンプ281〜288の内の対応するセンスアンプに入力
される。センスアンプ281〜288の出力端には置換
回路40内のトランスファゲート301〜30Bがそれ
ぞれ接続されている。置換回路4oには他に、8個のト
ランスファゲート311〜318,8個のインバータ3
21〜32s、8本のラインl101〜l10eを有す
るI10バス33、及び制御回路34が含まれている。
21及び23が配設されている。コラムデコーダ25及
び26は、メモリセルブロック21及び23に含まれる
メモリセル列の中からそれぞれ8個のメモリセル列を選
択する。コラムデコーダ25.26によって選択された
メモリセル列から出力される8個のデータは、センスア
ンプ281〜288の内の対応するセンスアンプに入力
される。センスアンプ281〜288の出力端には置換
回路40内のトランスファゲート301〜30Bがそれ
ぞれ接続されている。置換回路4oには他に、8個のト
ランスファゲート311〜318,8個のインバータ3
21〜32s、8本のラインl101〜l10eを有す
るI10バス33、及び制御回路34が含まれている。
トランスファゲート301〜30.の1番目(1=1〜
8)のトランスファゲート301の出力端はI10バス
33の1番目のラインI / O+及び出力回路351
〜358の1番目の出力回路351に接続されている。
8)のトランスファゲート301の出力端はI10バス
33の1番目のラインI / O+及び出力回路351
〜358の1番目の出力回路351に接続されている。
冗長メモリセルブロック24の出力は冗長メモリセル用
センスアンプ29に入力される。センスアンプ29の出
力側には8個のトランスファゲート311〜31gが配
設されている。センスアンプ29から8個のトランスフ
ァゲート311〜31gへは、同一のデータが出力され
る。1番目(1=1〜8)のトランスファゲート31+
の出力端は、I10バス33のi番目のラインエ101
に接続されている。
センスアンプ29に入力される。センスアンプ29の出
力側には8個のトランスファゲート311〜31gが配
設されている。センスアンプ29から8個のトランスフ
ァゲート311〜31gへは、同一のデータが出力され
る。1番目(1=1〜8)のトランスファゲート31+
の出力端は、I10バス33のi番目のラインエ101
に接続されている。
トランスファゲート30.〜308のゲート端子には、
制御回路34に接続されているセンスアンプ選択信号線
361〜368がそれぞれ接続されている。i番目(I
=1〜8)のセンスアンプ選択信号線36+はまた、1
番目のインバータ321の入力端に接続されている。1
番目のインバータ321の出力端は、センスアンプ29
に接続されている1番目のトランスファゲート311の
ゲート端子に接続されている。
制御回路34に接続されているセンスアンプ選択信号線
361〜368がそれぞれ接続されている。i番目(I
=1〜8)のセンスアンプ選択信号線36+はまた、1
番目のインバータ321の入力端に接続されている。1
番目のインバータ321の出力端は、センスアンプ29
に接続されている1番目のトランスファゲート311の
ゲート端子に接続されている。
1番目のセンスアンプ28+に対応するメモリセル列に
欠陥メモリセルが含まれているとして、本実施例の動作
を説明する。
欠陥メモリセルが含まれているとして、本実施例の動作
を説明する。
欠陥メモリセルを含むメモリセル列がコラムデコーダ2
5又は26によって選択された場合には、制御回路34
は、トランスファゲート301に接続されているセンス
アンプ選択信号線361上の信号をローレベルにし、ト
ランスファゲート301をオフさせる。他のトランスフ
ァゲート302〜30sに接続されているセンスアンプ
選択信号線362〜368上の信号はハイレベルにされ
、トランスファゲート302〜308はオンする。従っ
て、センスアンプ281の出力データは、トランスファ
ゲート301によって遮断され、他のセンスアンプ28
2〜288の出力データは出力回路352〜358にそ
れぞれ入力される。
5又は26によって選択された場合には、制御回路34
は、トランスファゲート301に接続されているセンス
アンプ選択信号線361上の信号をローレベルにし、ト
ランスファゲート301をオフさせる。他のトランスフ
ァゲート302〜30sに接続されているセンスアンプ
選択信号線362〜368上の信号はハイレベルにされ
、トランスファゲート302〜308はオンする。従っ
て、センスアンプ281の出力データは、トランスファ
ゲート301によって遮断され、他のセンスアンプ28
2〜288の出力データは出力回路352〜358にそ
れぞれ入力される。
上記センスアンプ選択信号線361〜36s上の信号は
インバータ321〜328によってそれぞれ反転させら
れるので、冗長メモリセル用センスアンプ29に接続さ
れているトランスファゲートの内、トランスフ1ゲート
311のみがオンし、他のトランスファゲート312〜
318はオフする。従って、冗長メモリセル用センスア
ンプ29の出力データは、トランスフ1ゲート311を
介してI10バス33のラインI10.に伝達され、そ
の結果、出力回路351に入力される。
インバータ321〜328によってそれぞれ反転させら
れるので、冗長メモリセル用センスアンプ29に接続さ
れているトランスファゲートの内、トランスフ1ゲート
311のみがオンし、他のトランスファゲート312〜
318はオフする。従って、冗長メモリセル用センスア
ンプ29の出力データは、トランスフ1ゲート311を
介してI10バス33のラインI10.に伝達され、そ
の結果、出力回路351に入力される。
このようにして、センスアンプ281の出力が冗長メモ
リセル用センスアンプ29の出力で置き換えられ、欠陥
メモリセルを含むメモリセル列のみが、冗長メモリセル
ブロック24の冗長メモリセル列によって救済される。
リセル用センスアンプ29の出力で置き換えられ、欠陥
メモリセルを含むメモリセル列のみが、冗長メモリセル
ブロック24の冗長メモリセル列によって救済される。
(発明の効果)
本発明によれば、従来に比較して格段に少ない冗長メモ
リセル列を備えることによって欠陥メモリセルの救済を
行うことができ、必要とするチップ面積が小さくて済む
半導体記憶装置が提供される。本発明の半導体記憶装置
では、冗長メモリセルプロ・yりが1個の冗長メモリセ
ル列を有する場合には冗長メモリセル用コラムデコーダ
は必要でなく、その分アクセス時間が短縮される。
リセル列を備えることによって欠陥メモリセルの救済を
行うことができ、必要とするチップ面積が小さくて済む
半導体記憶装置が提供される。本発明の半導体記憶装置
では、冗長メモリセルプロ・yりが1個の冗長メモリセ
ル列を有する場合には冗長メモリセル用コラムデコーダ
は必要でなく、その分アクセス時間が短縮される。
4 の な号 H
第1図は本発明の半導体記憶装置の一構成例を示すブロ
ック図、第2図は本発明の一実施例を模式的に示す図、
第3図は従来の半導体記憶装置の一例のブロック図であ
る。
ック図、第2図は本発明の一実施例を模式的に示す図、
第3図は従来の半導体記憶装置の一例のブロック図であ
る。
1.3・・・メモリセルブロック、4・・・冗長メモリ
セルブロック、5.6・・・コラムデコーダ、8・・・
センスアンプ、9・・・冗長メモリセル用センスアンプ
、lO・・・置換手段、11・・・出力回路。
セルブロック、5.6・・・コラムデコーダ、8・・・
センスアンプ、9・・・冗長メモリセル用センスアンプ
、lO・・・置換手段、11・・・出力回路。
以上
Claims (1)
- 【特許請求の範囲】 1、複数のメモリセル列を有する少なくとも1個のメモ
リセルブロックと、 少なくとも1個の冗長メモリセル列を有する冗長メモリ
セルブロックと、 該メモリセルブロックのメモリセル列の内の複数個のメ
モリセル列を選択するコラムデコーダと、該コラムデコ
ーダによって選択されたメモリセル列から出力されるデ
ータを増幅するセンスアンプ群と、 該冗長メモリセルブロックから出力されるデータを増幅
する冗長メモリセル用センスアンプと、該センスアンプ
群の内の任意のセンスアンプの出力を該冗長メモリセル
用センスアンプの出力で置き換えることができる置換手
段と を備えた半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1217886A JPH0380500A (ja) | 1989-08-24 | 1989-08-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1217886A JPH0380500A (ja) | 1989-08-24 | 1989-08-24 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0380500A true JPH0380500A (ja) | 1991-04-05 |
Family
ID=16711307
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1217886A Pending JPH0380500A (ja) | 1989-08-24 | 1989-08-24 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0380500A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5446692A (en) * | 1992-02-14 | 1995-08-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having redundancy memory cells shared among memory blocks |
JP2000030485A (ja) * | 1998-06-29 | 2000-01-28 | Hyundai Electron Ind Co Ltd | カラムリダンダンシ―回路 |
JP2000357396A (ja) * | 1999-05-12 | 2000-12-26 | Stmicroelectronics Srl | 不揮発性メモリ装置 |
WO2002017078A3 (en) * | 2000-07-25 | 2002-08-01 | Advanced Micro Devices Inc | Burst read incorporating output based redundancy |
JP2007538352A (ja) * | 2004-05-20 | 2007-12-27 | アナログ ディバイシス インコーポレーテッド | メモリセルの修復 |
JP2009507326A (ja) * | 2005-09-29 | 2009-02-19 | インテル・コーポレーション | 欠陥入出力線の修復用の再設定可能なメモリブロック冗長 |
-
1989
- 1989-08-24 JP JP1217886A patent/JPH0380500A/ja active Pending
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