JPH0274076A - Ｍｏｓ型トランジスタ - Google Patents
Ｍｏｓ型トランジスタInfo
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- JPH0274076A JPH0274076A JP63226261A JP22626188A JPH0274076A JP H0274076 A JPH0274076 A JP H0274076A JP 63226261 A JP63226261 A JP 63226261A JP 22626188 A JP22626188 A JP 22626188A JP H0274076 A JPH0274076 A JP H0274076A
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- 230000005684 electric field Effects 0.000 abstract description 8
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、ＭＯＳ型トランジスタ、特にゲート位置が少
なくともドレイン領域から離れて成るいわゆるオフセッ
トゲート構造のＭＯＳ型トランジスタに関する。
なくともドレイン領域から離れて成るいわゆるオフセッ
トゲート構造のＭＯＳ型トランジスタに関する。
本発明は、オフセットゲート構造のＭＯＳ型トランジス
タにおいて、ゲート電極下の部ｌの高抵抗半導体領域と
低抵抗半導体領域との間に第２の高抵抗半導体領域を有
し、該第２の高抵抗半導体領域と上記ゲート電極との間
にゲート絶縁膜より高ＭＮ率の絶縁膜を有するように構
成することにより、耐圧の改善及びリーク′Ｔ！Ｌ流の
低減化を図ると共にオン電流に対しての低抵抗化をも図
るようにしたものである。
タにおいて、ゲート電極下の部ｌの高抵抗半導体領域と
低抵抗半導体領域との間に第２の高抵抗半導体領域を有
し、該第２の高抵抗半導体領域と上記ゲート電極との間
にゲート絶縁膜より高ＭＮ率の絶縁膜を有するように構
成することにより、耐圧の改善及びリーク′Ｔ！Ｌ流の
低減化を図ると共にオン電流に対しての低抵抗化をも図
るようにしたものである。
近時、薄膜トランジスタ等のＭＯＳ型トランジスタにお
いては、耐圧の改善及びリーク電流の低減化のために、
第３図に示すように、ゲート位置が少なくともドレイン
領域から離れて構成されたいわゆるオフセットゲート構
造が提案されている。
いては、耐圧の改善及びリーク電流の低減化のために、
第３図に示すように、ゲート位置が少なくともドレイン
領域から離れて構成されたいわゆるオフセットゲート構
造が提案されている。
同図に示すオフセットゲート構造のＭＯ５型トランジス
タは、Ｎチャンネル型’ｉＲ＃トランジスタを示してお
り、例えば、ＳｉＯ□絶縁基板（２１）上に多結晶シリ
コン薄膜よりなる活性層（２２）が形成され、この活性
層（２２）上のソース領域（２３）及びドレイン領域（
２４）から離れた位置にＳｉＯ□からなるゲート絶縁膜
（２５）及び多結晶シリコンからなるゲート電極（２６
）が形成されて、全体に表面保護用の５ｉＯｔ層（２７
）が被着形成され、ソース領域（２３）及びドレイン領
域（２４）にそれぞれ例えばＡ２によるソース電ｉ （
２Ｂ）及びドレインｉｆ！１（２９）がオーミックに接
続されて成る。
タは、Ｎチャンネル型’ｉＲ＃トランジスタを示してお
り、例えば、ＳｉＯ□絶縁基板（２１）上に多結晶シリ
コン薄膜よりなる活性層（２２）が形成され、この活性
層（２２）上のソース領域（２３）及びドレイン領域（
２４）から離れた位置にＳｉＯ□からなるゲート絶縁膜
（２５）及び多結晶シリコンからなるゲート電極（２６
）が形成されて、全体に表面保護用の５ｉＯｔ層（２７
）が被着形成され、ソース領域（２３）及びドレイン領
域（２４）にそれぞれ例えばＡ２によるソース電ｉ （
２Ｂ）及びドレインｉｆ！１（２９）がオーミックに接
続されて成る。
しかしながら、従来のオフセットゲート構造を有するＭ
ＯＳ型トランジスタにおいては、ゲートに対して、ソー
ス領域（２３）、ドレイン領域（２４）が重なっていな
いので、その部分（以下、単にオフセント部分と呼ぶ）
（３０）は抵抗となる。この抵抗は大きければ大きい
程、耐圧の改善やリーク電流の低減化の点では良いが、
トランジスタをオンさせた時、該抵抗がオン電流を制限
してしまうという不都合がある。
ＯＳ型トランジスタにおいては、ゲートに対して、ソー
ス領域（２３）、ドレイン領域（２４）が重なっていな
いので、その部分（以下、単にオフセント部分と呼ぶ）
（３０）は抵抗となる。この抵抗は大きければ大きい
程、耐圧の改善やリーク電流の低減化の点では良いが、
トランジスタをオンさせた時、該抵抗がオン電流を制限
してしまうという不都合がある。
この両方の特性即ち、耐圧の改善、リーク電流の低減化
という特性を保ちながらオン電流の制限を抑えるという
方法はない、唯一あるのは、オフセット部分（３０）の
抵抗を制御して最適値にするという方法があるが、トラ
ンジスタの作成法が非常に困難となる。
という特性を保ちながらオン電流の制限を抑えるという
方法はない、唯一あるのは、オフセット部分（３０）の
抵抗を制御して最適値にするという方法があるが、トラ
ンジスタの作成法が非常に困難となる。
本発明は、このような点に鑑み成されたもので、その目
的とするところは、簡単な構成で、耐圧の改善及びリー
ク電流の低減化という特性を保ちながらオン電流の制限
を抑えることができるＭＯＳ型トランジスタを提供する
ことにある。
的とするところは、簡単な構成で、耐圧の改善及びリー
ク電流の低減化という特性を保ちながらオン電流の制限
を抑えることができるＭＯＳ型トランジスタを提供する
ことにある。
本発明のＭＯＳ型トランジスタは、ゲート電極（４）下
の第１の高抵抗半導体領域（ソース、ドレイン領域）（
５）及び（６）とチャンネル領域（７）における低抵抗
半導体領域（７ａ）との間に第２の高抵抗半導体領域（
オフセット部分）（８）を有し、オフセント部分（８）
と上記ゲート電極（４）との間にゲート絶縁ＭｔＪ （
３）より高誘電率の絶縁膜（９）を有するように構成す
る。
の第１の高抵抗半導体領域（ソース、ドレイン領域）（
５）及び（６）とチャンネル領域（７）における低抵抗
半導体領域（７ａ）との間に第２の高抵抗半導体領域（
オフセット部分）（８）を有し、オフセント部分（８）
と上記ゲート電極（４）との間にゲート絶縁ＭｔＪ （
３）より高誘電率の絶縁膜（９）を有するように構成す
る。
上述の本発明の構成によれば、ゲート電極（４）からオ
フセット部分（８）にかけて、ゲート絶縁膜（３）より
も高誘電率を有する膜（９）を形成したので、トランジ
スタのオン時、高誘電率絶縁膜（９）が寄生ＭＯＳとな
って、オフセット部分（８）がソース、ドレイン領域（
５）及び（６）と同じ導電型に変わる。そのため、オフ
セット部分（８）の抵抗は、ゲート電圧の上昇に伴なっ
て下がり、その結果、オン電流はオフセット部分（８）
の抵抗によって制限されなくなる。
フセット部分（８）にかけて、ゲート絶縁膜（３）より
も高誘電率を有する膜（９）を形成したので、トランジ
スタのオン時、高誘電率絶縁膜（９）が寄生ＭＯＳとな
って、オフセット部分（８）がソース、ドレイン領域（
５）及び（６）と同じ導電型に変わる。そのため、オフ
セット部分（８）の抵抗は、ゲート電圧の上昇に伴なっ
て下がり、その結果、オン電流はオフセット部分（８）
の抵抗によって制限されなくなる。
トランジスタのオフ時には、通常の場合、チャンネル領
域（刀と少なくともドレイン領域（６）間の接合、第１
図の例ではＰ−Ｎ’接合にかかる電界でリーク電流が決
まる。
域（刀と少なくともドレイン領域（６）間の接合、第１
図の例ではＰ−Ｎ’接合にかかる電界でリーク電流が決
まる。
ところが本構成ではオフセットゲート構造であるため、
ゲート電圧によってＰ−Ｎ”接合の電界が強くなるとい
うことがないので、耐圧が向上し、リーク電流は低減さ
れる。
ゲート電圧によってＰ−Ｎ”接合の電界が強くなるとい
うことがないので、耐圧が向上し、リーク電流は低減さ
れる。
Ｃ実施例〕
以下、第１図及び第２図を参照しながら本発明の詳細な
説明する。
説明する。
第１図は、本実施例に係るオフセットゲート構造のＭＯ
Ｓ型トランジスタを薄膜トランジスタに適用した例を示
す構成図である。
Ｓ型トランジスタを薄膜トランジスタに適用した例を示
す構成図である。
この図において、（１）は５ｉ０２から成る絶縁基板、
（２）は多結晶シリコンから成る活性層、（３）はＳｉ
Ｏ！から成るゲート絶縁膜、（４）は多結晶シリコンか
ら成るゲート電極であり、上記活性層（２）において、
左右に例えばＮ型の不純物がイオン注入されて成るソー
ス領域（５）及びドレイン領域（６）を有し、ゲート電
極（４）下にはチャンネル領域（７）を有すると共に、
該チャンネル領域（７）の低抵抗領域（７ａ）とソース
。
（２）は多結晶シリコンから成る活性層、（３）はＳｉ
Ｏ！から成るゲート絶縁膜、（４）は多結晶シリコンか
ら成るゲート電極であり、上記活性層（２）において、
左右に例えばＮ型の不純物がイオン注入されて成るソー
ス領域（５）及びドレイン領域（６）を有し、ゲート電
極（４）下にはチャンネル領域（７）を有すると共に、
該チャンネル領域（７）の低抵抗領域（７ａ）とソース
。
ドレイン領域（５）及び（６）との間に、高抵抗領域で
あるオフセット部分（８）を有する。
あるオフセット部分（８）を有する。
そして、ゲート電極（４）とオフセット部分（８）にか
けてゲート絶縁ＩＩＩ（３）よりも高誘電率を有する膜
例えばＴａｘｅｓ膜によるサイドウオール部（９）が構
成されている。そして、全体に表面保護用のＳｉＯ２層
（１０）が被着形成され、ソース領域（５）及びドレイ
ン領域（６）にそれぞれ例えばＡｌによるソース電極（
１１）及びドレイン電極（１２）がオーミックに接続さ
れて構成されている。
けてゲート絶縁ＩＩＩ（３）よりも高誘電率を有する膜
例えばＴａｘｅｓ膜によるサイドウオール部（９）が構
成されている。そして、全体に表面保護用のＳｉＯ２層
（１０）が被着形成され、ソース領域（５）及びドレイ
ン領域（６）にそれぞれ例えばＡｌによるソース電極（
１１）及びドレイン電極（１２）がオーミックに接続さ
れて構成されている。
尚、後述より明らかなようにＴａｘｅｓ膜によるサイド
ウオール部（９）での寄生ＭＯＳの条件としては、ゲー
ト部でのゲート容量より寄生ＭＯＳの容量（単位面積当
たりの）を少なくともオフセット部分（８）の一部で小
さくなるような条件とする。
ウオール部（９）での寄生ＭＯＳの条件としては、ゲー
ト部でのゲート容量より寄生ＭＯＳの容量（単位面積当
たりの）を少なくともオフセット部分（８）の一部で小
さくなるような条件とする。
次に、本実施例に係るＭＯＳ型トランジスタのオフ時及
びオン時における作用を説明する。
びオン時における作用を説明する。
トランジスタのオフ時は、チャンネル領域（７）と少な
くともドレイン領域（６）間の接合、図示の例ではＰ−
Ｎ”接合（８ａ）にかかる電界でリーク電流が決まる。
くともドレイン領域（６）間の接合、図示の例ではＰ−
Ｎ”接合（８ａ）にかかる電界でリーク電流が決まる。
ところが、本実施例ではオフセントゲート構造にしであ
るのでゲート電圧によってＰ−Ｎ’横接合８ａ）の電界
が強くなるということはない（いわゆるオフセットゲー
ト構造による効果）。ただし、Ｔａｘｅｓ ＤＩによる
サイドウオール部（９）が寄生ＭＯＳになっているので
、ここの容置が大きいと上記のオフセットゲート構造に
よる効果がうすれてくる。即ち、マイナス電界をゲート
電極（４）にかけたときは、オフセット部分（８）が図
示の例ではＰ゛化し、それに伴ないオフセント部分（８
）と少なくともドレイン領域（５）とのＰ’−Ｎ’横接
合８ａ）にかかる電界が大きくなってリーク電流が生じ
る。しかし、サイドウオール部（９）は断面略三角状に
形成されており、その長辺部分（９ａ）の容量が小さく
なるため、このサイドウオール部（９）における寄生Ｍ
ＯＳの条件が、上述の条件を満足することになり、Ｐ”
−Ｎ’横接合８ａ）のリーク電流は非常に小規模のもの
となり、オフセットゲート構造の特徴である耐圧の改善
及びリーク電流の低減化に影響を及ぼすこ出はない。
るのでゲート電圧によってＰ−Ｎ’横接合８ａ）の電界
が強くなるということはない（いわゆるオフセットゲー
ト構造による効果）。ただし、Ｔａｘｅｓ ＤＩによる
サイドウオール部（９）が寄生ＭＯＳになっているので
、ここの容置が大きいと上記のオフセットゲート構造に
よる効果がうすれてくる。即ち、マイナス電界をゲート
電極（４）にかけたときは、オフセット部分（８）が図
示の例ではＰ゛化し、それに伴ないオフセント部分（８
）と少なくともドレイン領域（５）とのＰ’−Ｎ’横接
合８ａ）にかかる電界が大きくなってリーク電流が生じ
る。しかし、サイドウオール部（９）は断面略三角状に
形成されており、その長辺部分（９ａ）の容量が小さく
なるため、このサイドウオール部（９）における寄生Ｍ
ＯＳの条件が、上述の条件を満足することになり、Ｐ”
−Ｎ’横接合８ａ）のリーク電流は非常に小規模のもの
となり、オフセットゲート構造の特徴である耐圧の改善
及びリーク電流の低減化に影響を及ぼすこ出はない。
逆にオン時即ち、プラス電界をゲート電極（４）にかけ
たときは、サイドウオール部（９）が寄生ＭＯ５となっ
てオフセット部分（８）が図示の例ではＮ型に変化する
。そのため、ゲート電圧の上昇と共にオフセント部分（
８）の抵抗が下がり、オン電流に対するＭ限は生じなく
なる。
たときは、サイドウオール部（９）が寄生ＭＯ５となっ
てオフセット部分（８）が図示の例ではＮ型に変化する
。そのため、ゲート電圧の上昇と共にオフセント部分（
８）の抵抗が下がり、オン電流に対するＭ限は生じなく
なる。
尚、本例ではＴａｚＯ＠の高誘電率膜によるサイドウオ
ール部（９）を断面略三角状に形成するようにしたが、
第２図に示すように、ゲート電極（４）上よりオフセッ
ト部分（８）までを被覆するようにＴａ２０５による高
誘電率膜（１３）を形成しても良い、またＴａ２０Ｂ膜
の変わりに５ｉＪａ膜を用いても良いし、５ｒｘＮａ膜
５ｉＯｚｌＨＩの多Ｊｉｉ構造で構成してもよい。
ール部（９）を断面略三角状に形成するようにしたが、
第２図に示すように、ゲート電極（４）上よりオフセッ
ト部分（８）までを被覆するようにＴａ２０５による高
誘電率膜（１３）を形成しても良い、またＴａ２０Ｂ膜
の変わりに５ｉＪａ膜を用いても良いし、５ｒｘＮａ膜
５ｉＯｚｌＨＩの多Ｊｉｉ構造で構成してもよい。
また、本例ではＮチャンネルの薄膜トランジスタを対象
としたが、もちろんＰチャンネルの薄膜トランジスタに
も応用することは可能であり、通常のＭＯＳ型トランジ
スタにも適用できる。
としたが、もちろんＰチャンネルの薄膜トランジスタに
も応用することは可能であり、通常のＭＯＳ型トランジ
スタにも適用できる。
成図、第３図は従来例を示す構成図である。
（１）は絶縁基板、（２）は活性層、（３）はゲート絶
縁膜、（４）はゲート電極、（５）はソース領域、（６
）はドレイン領域、（７）はチャンネル領域、（７ａ）
は低抵抗電域、（８）はオフセット部分、（９）はサイ
ドウオール部、（１０）はＳｉＯ□層、（１１）はソー
スを極、（１２）はドレイン電極である。
縁膜、（４）はゲート電極、（５）はソース領域、（６
）はドレイン領域、（７）はチャンネル領域、（７ａ）
は低抵抗電域、（８）はオフセット部分、（９）はサイ
ドウオール部、（１０）はＳｉＯ□層、（１１）はソー
スを極、（１２）はドレイン電極である。
本発明に係るＭＯＳ型トランジスタは、ゲートを掻上の
第１の高抵抗半導体領域と低抵抗半導体領域との間に第
２の高抵抗半導体領域を有し、該第２の高抵抗半導体領
域と上記ゲーｈｉ極との間にゲート絶縁膜より高誘電率
の絶縁膜を有するように構成したので、耐圧の改善及び
リーク電流の低減化が図れると共に、オンｔａに対して
の低抵抗化を図ることもできる。
第１の高抵抗半導体領域と低抵抗半導体領域との間に第
２の高抵抗半導体領域を有し、該第２の高抵抗半導体領
域と上記ゲーｈｉ極との間にゲート絶縁膜より高誘電率
の絶縁膜を有するように構成したので、耐圧の改善及び
リーク電流の低減化が図れると共に、オンｔａに対して
の低抵抗化を図ることもできる。
Claims (1)
- 【特許請求の範囲】 ゲート電極下の第１の高抵抗半導体領域と低抵抗半導体
領域との間に第２の高抵抗半導体領域を有し、 該第２の高抵抗半導体領域と上記ゲート電極との間にゲ
ート絶縁膜より高誘電率の絶縁膜を有することを特徴と
するＭＯＳ型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226261A JP2941816B2 (ja) | 1988-09-09 | 1988-09-09 | Ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226261A JP2941816B2 (ja) | 1988-09-09 | 1988-09-09 | Ｍｏｓ型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0274076A true JPH0274076A (ja) | 1990-03-14 |
| JP2941816B2 JP2941816B2 (ja) | 1999-08-30 |
Family
ID=16842430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63226261A Expired - Fee Related JP2941816B2 (ja) | 1988-09-09 | 1988-09-09 | Ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2941816B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998000870A1 (fr) * | 1996-06-28 | 1998-01-08 | Seiko Epson Corporation | Transistor a couche mince, son procede de production et circuits et affichage a cristaux liquides utilisant le transistor a couche mince |
| US6677609B2 (en) | 1996-06-28 | 2004-01-13 | Seiko Epson Corporation | Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor |
| US7195960B2 (en) | 1996-06-28 | 2007-03-27 | Seiko Epson Corporation | Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor |
| US7208384B2 (en) | 2003-12-31 | 2007-04-24 | Dongbu Electronics Co., Ltd. | Transistors and manufacturing methods thereof |
| JP2012204595A (ja) * | 2011-03-25 | 2012-10-22 | Toshiba Corp | 電界効果トランジスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62261174A (ja) * | 1986-05-08 | 1987-11-13 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS63318779A (ja) * | 1987-06-22 | 1988-12-27 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-09-09 JP JP63226261A patent/JP2941816B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JPS62261174A (ja) * | 1986-05-08 | 1987-11-13 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS63318779A (ja) * | 1987-06-22 | 1988-12-27 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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| WO1998000870A1 (fr) * | 1996-06-28 | 1998-01-08 | Seiko Epson Corporation | Transistor a couche mince, son procede de production et circuits et affichage a cristaux liquides utilisant le transistor a couche mince |
| US6084248A (en) * | 1996-06-28 | 2000-07-04 | Seiko Epson Corporation | Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor |
| US6333520B1 (en) | 1996-06-28 | 2001-12-25 | Seiko Epson Corporation | Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor |
| US6677609B2 (en) | 1996-06-28 | 2004-01-13 | Seiko Epson Corporation | Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor |
| US7195960B2 (en) | 1996-06-28 | 2007-03-27 | Seiko Epson Corporation | Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor |
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| JP2012204595A (ja) * | 2011-03-25 | 2012-10-22 | Toshiba Corp | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2941816B2 (ja) | 1999-08-30 |
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