JPS6111991A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS6111991A JPS6111991A JP59131872A JP13187284A JPS6111991A JP S6111991 A JPS6111991 A JP S6111991A JP 59131872 A JP59131872 A JP 59131872A JP 13187284 A JP13187284 A JP 13187284A JP S6111991 A JPS6111991 A JP S6111991A
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- circuit
- line
- sense amplifier
- memory cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体メモリ装置に関し、特にデータ読み出
し回路に関するものである。。
し回路に関するものである。。
（従来の技術）
半導体メモリの高集積化に伴いメモリセルサイズが小キ
くなシ、％にスタティックＲＡＭＩＣおい ′ては、フ
リップ・フロップを構成するドライバトランジスタが小
さくなシ、ドライブ能力が低下するとともに、負荷とな
るビットラインなどの浮遊容量が増加するので、ビット
線などの電圧変化が緩慢になシ、結局、読み出し速度が
遅くなる。
くなシ、％にスタティックＲＡＭＩＣおい ′ては、フ
リップ・フロップを構成するドライバトランジスタが小
さくなシ、ドライブ能力が低下するとともに、負荷とな
るビットラインなどの浮遊容量が増加するので、ビット
線などの電圧変化が緩慢になシ、結局、読み出し速度が
遅くなる。
そこで、読み出しに当って、アドレスの変化を検出して
ワンショットノ量ルスを発生させ、それによシピットラ
イ／やデータラインなどを等電位にし、その後、ワード
ラインを立ち上げ、選択メモリセルによシビットライン
対に僅かに電位差が出た後に、クロックによシコントロ
ールされるセンスアンプを動作させ、ビットラインの電
位差を増幅して、読み出し動作を高速化することが考え
られている。
ワンショットノ量ルスを発生させ、それによシピットラ
イ／やデータラインなどを等電位にし、その後、ワード
ラインを立ち上げ、選択メモリセルによシビットライン
対に僅かに電位差が出た後に、クロックによシコントロ
ールされるセンスアンプを動作させ、ビットラインの電
位差を増幅して、読み出し動作を高速化することが考え
られている。
さらに、平均動作電流の低減および瞬時消費電流の低減
を目的として、メモリセルアレイを複数のブロックに分
割し、°それに伴い共通のデータラインも複数に分割し
、分割ブロック選択回路を経てデータ出力回路に信号を
伝達させる方法が考えられている。
を目的として、メモリセルアレイを複数のブロックに分
割し、°それに伴い共通のデータラインも複数に分割し
、分割ブロック選択回路を経てデータ出力回路に信号を
伝達させる方法が考えられている。
第２図は、２分割された上記方法の従来の半導体メモリ
装置を示す図である。この図において、トランジスタは
すべてエンハンスメント型のＭＯＳトランジスタであυ
、矢印がゲート側を向いているものばＮタイｆｆ表わし
、外側を向いているものはＰタイプを表わす。また、図
中、ＩＡ、ＩＢはメモリセル、２Ａ、２Ｂｌ−Ｊカラム
センスアンプ、３はバッファセンスアンプである。さら
に、４Ａ。
装置を示す図である。この図において、トランジスタは
すべてエンハンスメント型のＭＯＳトランジスタであυ
、矢印がゲート側を向いているものばＮタイｆｆ表わし
、外側を向いているものはＰタイプを表わす。また、図
中、ＩＡ、ＩＢはメモリセル、２Ａ、２Ｂｌ−Ｊカラム
センスアンプ、３はバッファセンスアンプである。さら
に、４Ａ。
５Ａ、４Ｂ 、５Ｂはビットラインであシ、６Ａ。
７Ａ、６Ｂ、７Ｂ、８．９はデータラインである。
また、１０，１１，１２，１３，１４．１５は図示しな
いＹデコーダ回路の出方である。さらに。、１６゜】７
はワードライン、１８．１９は分割ブロックのカラムセ
ンスアンプ活性化信号のラインであシ、２０はバッファ
センスアンプ活性化信号のラインである。また、ＴＩ
、Ｔ２．Ｔ３．Ｔ４．Ｔ５゜Ｔ６．Ｔ７．Ｔ８はピット
ゲインとデータラインとの間に接続された、トランス７
アゲートを構成するトランジスタであり、Ｔ９ 、 Ｔ
Ｉ Ｏ、Ｔｌ １ 。
いＹデコーダ回路の出方である。さらに。、１６゜】７
はワードライン、１８．１９は分割ブロックのカラムセ
ンスアンプ活性化信号のラインであシ、２０はバッファ
センスアンプ活性化信号のラインである。また、ＴＩ
、Ｔ２．Ｔ３．Ｔ４．Ｔ５゜Ｔ６．Ｔ７．Ｔ８はピット
ゲインとデータラインとの間に接続された、トランス７
アゲートを構成するトランジスタであり、Ｔ９ 、 Ｔ
Ｉ Ｏ、Ｔｌ １ 。
Ｔ１２．Ｔ１３．Ｔ１４；Ｔ１５．Ｔ１６は分割ブロッ
ク選択回路Ａ、Ｂを構成する′トランジスタである。さ
らに、ＣＩ 、Ｃ２，Ｃ３，Ｃ４はビットラインの浮遊
容量であり、Ｃ５，Ｃ６，Ｃ７゜Ｃ８，Ｃ９，ＣＩＯは
データラインの浮遊容量である。
ク選択回路Ａ、Ｂを構成する′トランジスタである。さ
らに、ＣＩ 、Ｃ２，Ｃ３，Ｃ４はビットラインの浮遊
容量であり、Ｃ５，Ｃ６，Ｃ７゜Ｃ８，Ｃ９，ＣＩＯは
データラインの浮遊容量である。
このように構成された装置の動作′ｆ：説明する。
いま、ワードライン１６が立ち上がシ、メモーリセルＩ
Ａを選択する場合を考える。この時、各ビットラインお
よびデータラインは、あらかじめ１．ワンショットパル
スなどによシミ源電圧Ｖｃｃまでプリチャージされてい
るものとする。ワードライン１６が立ち上がると、メモ
リセルＩＡによシビットライン４Ａ（またはビットライ
ン５Ａ）の放電が始まる。この時、Ｙデコーダ回路の出
力１０゜１１．１４．．１５は確定しておシ、トランジ
スタＴＩ、Ｔ２．Ｔ３．Ｔ４．Ｔ９．ＴＩＯ，Ｔｌｌ。
Ａを選択する場合を考える。この時、各ビットラインお
よびデータラインは、あらかじめ１．ワンショットパル
スなどによシミ源電圧Ｖｃｃまでプリチャージされてい
るものとする。ワードライン１６が立ち上がると、メモ
リセルＩＡによシビットライン４Ａ（またはビットライ
ン５Ａ）の放電が始まる。この時、Ｙデコーダ回路の出
力１０゜１１．１４．．１５は確定しておシ、トランジ
スタＴＩ、Ｔ２．Ｔ３．Ｔ４．Ｔ９．ＴＩＯ，Ｔｌｌ。
Ｔ１２はオン状態になっている。このため、メモリセル
ｌＡ１１’浮遊容量ＣＩ 、Ｃ５、Ｃ９（または浮遊容
量Ｃ２，Ｃ６，Ｃｌ０）の電荷を放電することになる。
ｌＡ１１’浮遊容量ＣＩ 、Ｃ５、Ｃ９（または浮遊容
量Ｃ２，Ｃ６，Ｃｌ０）の電荷を放電することになる。
そして、ビットライン４Ａ、、５Ａに成る程度の電位差
が生じた後にライン１８の信号ｑｓＨｔｔレベルにして
カラムセンスアンプ２人を動作させ、ビットラインの信
号を増幅する０さらに、適当な時間の後、ライン２０の
信号を−Ｈ〃レベルにしてバッファセンスアンプ３を動
作させて、データライン８，９に接続される図示しない
出力回路に信号を伝達する。なお、以上の動作は、メモ
リセルＩＡが選択される場合であるが、別プ四ツクのメ
モリセルＩＢが選択される場合はワードライン１７が立
ち上がシ、かつトランジスタＴ５．Ｔ６．Ｔ７．Ｔ８．
Ｔ１３．’ｉ”１４．Ｔ１５゜Ｔ１６がオンし、さらに
ライン１９の信号が−Ｈ〃レベルになって同様な動作を
する０ （発明が解決しようとする問題点） しかるに、このような従来の装置では、分割ブロック選
択回路Ａ、Ｈの位置によりデータライン６Ａ、７Ａと６
Ｂ、７Ｂとの配線長が異なるため、浮遊容量Ｃ５，Ｃ６
とＣ７，Ｃ８のアンバランスが生じる。このため、メモ
リセルＩＡとＩＢの放電時間が異なることになシ、ワー
スト条件に合わせてライン１８．と２０（またはライン
１９と２０）のタイミングを調整しなければならず、結
局、読出し速度が遅くなシ、動作マージンも劣化すると
いう欠点があった。
が生じた後にライン１８の信号ｑｓＨｔｔレベルにして
カラムセンスアンプ２人を動作させ、ビットラインの信
号を増幅する０さらに、適当な時間の後、ライン２０の
信号を−Ｈ〃レベルにしてバッファセンスアンプ３を動
作させて、データライン８，９に接続される図示しない
出力回路に信号を伝達する。なお、以上の動作は、メモ
リセルＩＡが選択される場合であるが、別プ四ツクのメ
モリセルＩＢが選択される場合はワードライン１７が立
ち上がシ、かつトランジスタＴ５．Ｔ６．Ｔ７．Ｔ８．
Ｔ１３．’ｉ”１４．Ｔ１５゜Ｔ１６がオンし、さらに
ライン１９の信号が−Ｈ〃レベルになって同様な動作を
する０ （発明が解決しようとする問題点） しかるに、このような従来の装置では、分割ブロック選
択回路Ａ、Ｈの位置によりデータライン６Ａ、７Ａと６
Ｂ、７Ｂとの配線長が異なるため、浮遊容量Ｃ５，Ｃ６
とＣ７，Ｃ８のアンバランスが生じる。このため、メモ
リセルＩＡとＩＢの放電時間が異なることになシ、ワー
スト条件に合わせてライン１８．と２０（またはライン
１９と２０）のタイミングを調整しなければならず、結
局、読出し速度が遅くなシ、動作マージンも劣化すると
いう欠点があった。
そこで、この発明は、よシ高速で、安定した読み出し動
作を可能にすることを目的とする。
作を可能にすることを目的とする。
（問題点を解決するための手段）
この発明の半導体メモリ装置では、複数に分割されたメ
モリセルアレイの各々に対応するデータライン上にそれ
ぞれセンスアンプ回路を設け、さらにＮＭＯＳトランジ
スタとＰＭＯ８）ランソスタからなるトランスファゲー
トにより構成された分割ブロック選択回路の前記ＰＭＯ
８）ランノスタを、前記センスアンプ回路が動作した後
に導通させる。
モリセルアレイの各々に対応するデータライン上にそれ
ぞれセンスアンプ回路を設け、さらにＮＭＯＳトランジ
スタとＰＭＯ８）ランソスタからなるトランスファゲー
トにより構成された分割ブロック選択回路の前記ＰＭＯ
８）ランノスタを、前記センスアンプ回路が動作した後
に導通させる。
（作用）
このようにすれば、センスアンプ回路と分割ブロック選
択回路を同一ブロックのメモリセルに近づけて配置する
ことが可能となって、メモリセルが放電すべき浮遊容量
の各ブロック間のバラツキが少なくなシ、かつ放電すべ
き浮遊容量そのものが低減される。
択回路を同一ブロックのメモリセルに近づけて配置する
ことが可能となって、メモリセルが放電すべき浮遊容量
の各ブロック間のバラツキが少なくなシ、かつ放電すべ
き浮遊容量そのものが低減される。
（実施例）
以下この発明の一実施例を図面を参照して説明する。第
１図はこの発明の一実施例を示す図である。この図にお
いては、説明の便宜上、第２図と同一部分に同一番号を
付しである。
１図はこの発明の一実施例を示す図である。この図にお
いては、説明の便宜上、第２図と同一部分に同一番号を
付しである。
第１図において、ＩＡ、ＩＢは各々メモリセルで、メモ
リセルＩＡはビットライン４Ａ、５Ａおよびワードライ
ン１６に接続され、メモリセルＩＢＵビットライン４Ｂ
、５Ｂおよびワードライン１７に接続される。２Ａ、２
Ｂｕ各々カラムセンスアンプで、カラムセンスアンプ２
Ａはビット５イア４Ａ、、５Ａおよび分割ブロックのカ
ラムセンスアンプ活性化信号のライン１８に接続され、
カラムセンスアンプ２Ｂはビットライン４Ｂ 、 ５Ｂ
および分割ブロックのカラムセンスアンプ活性化信号の
ライン１９に接続される。６Ａ 、 ７Ａ 。
リセルＩＡはビットライン４Ａ、５Ａおよびワードライ
ン１６に接続され、メモリセルＩＢＵビットライン４Ｂ
、５Ｂおよびワードライン１７に接続される。２Ａ、２
Ｂｕ各々カラムセンスアンプで、カラムセンスアンプ２
Ａはビット５イア４Ａ、、５Ａおよび分割ブロックのカ
ラムセンスアンプ活性化信号のライン１８に接続され、
カラムセンスアンプ２Ｂはビットライン４Ｂ 、 ５Ｂ
および分割ブロックのカラムセンスアンプ活性化信号の
ライン１９に接続される。６Ａ 、 ７Ａ 。
６Ｂ、７Ｂはデータラインであシ、これらデータライン
６Ａ、７Ａ、６Ｂ、７Ｂと前記ビットライン４ Ａ ＋
５ Ａ ｐ ６ Ｂ ｒ ７ Ｂ間に、トランスファ
ゲートを構成するＰ、Ｎ一対のＭｏ８）ランジスタが各
々接続される。すなわち、゛ビットライｙ４Ａトチータ
ライン６人間にはＰＭＯ８）ランジスタＴ１とＮＭｏ８
）ランジスタＴ２が接続される。
６Ａ、７Ａ、６Ｂ、７Ｂと前記ビットライン４ Ａ ＋
５ Ａ ｐ ６ Ｂ ｒ ７ Ｂ間に、トランスファ
ゲートを構成するＰ、Ｎ一対のＭｏ８）ランジスタが各
々接続される。すなわち、゛ビットライｙ４Ａトチータ
ライン６人間にはＰＭＯ８）ランジスタＴ１とＮＭｏ８
）ランジスタＴ２が接続される。
これらトランジスタＴＩ、Ｔ２ｔ；］−ソース、ドレイ
ンが並列接続され、ドレインがビットライン４Ａに、他
方ソースがデータライン６Ａに接続される。
ンが並列接続され、ドレインがビットライン４Ａに、他
方ソースがデータライン６Ａに接続される。
ビットライン５Ａとデータライン７人間にはＮＭＯＳト
ランノスタＴ３とＰＭＯ８）ランジスタＴ４が接続され
る。接続状態は、Ｍｏ８）ランジスタＴＩ、Ｔ２と同一
である。ビットライン４Ｂとデータライン６Ｂ間にはＰ
ＭＯ８）ランク９スタＴ５とＮＭｏ８）ランソスタＴ６
が接続される。接続状態は、Ｍｏ８）ランソスタＴ Ｉ
、 Ｔ２と同一である。ビットライン５Ｂとデータラ
イン７Ｂ間にはＮＭＯＳトランジスタＴ７とＰＭＯ８）
ランソスタＴ８が接続される。接続状態は、ＭｏＳトラ
ンジスタＴＩ、Ｔ２と同一である。そして、ＮＭＯＳト
ランジスタＴ２ 、Ｔ３はゲートが共通に接続されて、
Ｙテコ−５回路（゛図示せず）の出力１０に接続され、
同様に、ＰＭＯＳトランジスタＴＩ。
ランノスタＴ３とＰＭＯ８）ランジスタＴ４が接続され
る。接続状態は、Ｍｏ８）ランジスタＴＩ、Ｔ２と同一
である。ビットライン４Ｂとデータライン６Ｂ間にはＰ
ＭＯ８）ランク９スタＴ５とＮＭｏ８）ランソスタＴ６
が接続される。接続状態は、Ｍｏ８）ランソスタＴ Ｉ
、 Ｔ２と同一である。ビットライン５Ｂとデータラ
イン７Ｂ間にはＮＭＯＳトランジスタＴ７とＰＭＯ８）
ランソスタＴ８が接続される。接続状態は、ＭｏＳトラ
ンジスタＴＩ、Ｔ２と同一である。そして、ＮＭＯＳト
ランジスタＴ２ 、Ｔ３はゲートが共通に接続されて、
Ｙテコ−５回路（゛図示せず）の出力１０に接続され、
同様に、ＰＭＯＳトランジスタＴＩ。
Ｔ４はゲートがＹテコーダ回路の出力１１に接続される
。また、ＮＭｏ８）ランジスタＴ６．．Ｔ７はゲートが
Ｙテコーダ回路の出力１２に接続され、ＰＭＯ８）ラン
ジスタＴ５ 、Ｔ８はゲートがＹテコ−５回路の出力１
３に接続される。３Ａはバッファセンスアンプ（センス
アンプ回路）であフ、チータライン６Ａ、７ＡＫ接続さ
れる。さらに、このバッファセンスアンプ３ＡＫは分割
プロン、りのバッファセンスアンプ活性化信号のライン
２゜が接続される。３Ｂは、バッファセンスアン７６３
Ａト同等のバッファセンスアンプ（センスアンプ回路）
であシ、データライン６Ｂ 、７Ｂに接続される。この
バッファセンスアンプ３ＢＫＦ’Ｘ分割プ四ツクのバッ
ファセンスアンプ活性化信号のライン２１が接続される
。８，９けデータラインで、出力回路（図示せず）に接
続される。このデータライン８，９とデータライン７Ａ
、６Ａ間、換言すれば前記出力回路と前記）くツファセ
ンスアンゾ３Ａ間には、分割ブロック選択回路Ａが接続
される。同様に、データライン８，９とデータライン７
Ｂ、６Ｂ間、換言すれば前記出力回路と前記バッフ□ア
センスアンプ３Ｂ間には分割ブロック選択回路Ｂが接続
される。前記分割ブロック選択回路Ａは、トランスファ
ゲートを構成するＮＭｏ８゜ＰＭＯ８）ラツジスタＴ９
％Ｔ１０およびＴ１２゜Ｔ １．１で構成される。ＮＭ
ｏ８）ランジスタＴ９とＰＭＯ８）ランジスタＴＩＯは
ソース・ドレインが並列接続さ五た上で、ドレインがデ
ータライン６Ａに接続され、ソースがデータライン９に
接続される。同様に、ＮＭｏ８）ランジスタＴ１２とＰ
ＭＯ８）ランソスタＴｌｌは、ソース・ドレインが並列
接続された上で、ドレインがデータライン７ＡＫ１１に
続され、・ソースがデータライン８に接続される。また
、ＮＭＯ８）ランソスタＴ９゜Ｔ１２のゲートがＹテコ
−５回路の出力１４に接続される一方、前記ライン２０
がインバータ２２を介してＰＭＯ８）ランジスタＴＩＯ
，Ｔｌｌのゲートに接続される。前記分割ブロック選択
回路Ｂはトランスファゲートを構成するＮＭＯ８゜ＰＭ
Ｏ８）ランジスタＴｌ ３ 、 Ｔｌ ４およびＴ１６
゜Ｔ１５で構成される。ＮＭＯ８）う／ジメタＴ１３と
ＰＭＯ８）ランジメタＴ１４！ンース・ドレインが並列
接続された上で、ドレインがデータライン９に接続され
、ソースがデータライン６ＢＫ接続される。同様にＮＭ
ＯＳトランジスタＴｌ ６．！＝ＰＭＯ８）ランジスタ
Ｔ１５は、ソース・ドレインが並列接続された上で、ド
レインがデータライン８に接続され、ソースがデータラ
イン７Ｂに接続される。また、ＮＭＯＳトランジスタＴ
１３゜Ｔ１６のゲートが゛Ｙデコーダ回路の出力１５に
接続される一方、前記ライン２１がインバータ２３を介
してＰＭＯ８）ランノスタＴ］４．Ｔ１５のゲートに接
続される。なお、ＣＩ 、Ｃ２，Ｃ３゜Ｃ４はビットラ
イン４Ａ、５Ａ、４Ｂ、５Ｂの浮遊容量であシ、Ｃ’５
、Ｃ６、Ｃ７、Ｃ８、Ｃ９。
。また、ＮＭｏ８）ランジスタＴ６．．Ｔ７はゲートが
Ｙテコーダ回路の出力１２に接続され、ＰＭＯ８）ラン
ジスタＴ５ 、Ｔ８はゲートがＹテコ−５回路の出力１
３に接続される。３Ａはバッファセンスアンプ（センス
アンプ回路）であフ、チータライン６Ａ、７ＡＫ接続さ
れる。さらに、このバッファセンスアンプ３ＡＫは分割
プロン、りのバッファセンスアンプ活性化信号のライン
２゜が接続される。３Ｂは、バッファセンスアン７６３
Ａト同等のバッファセンスアンプ（センスアンプ回路）
であシ、データライン６Ｂ 、７Ｂに接続される。この
バッファセンスアンプ３ＢＫＦ’Ｘ分割プ四ツクのバッ
ファセンスアンプ活性化信号のライン２１が接続される
。８，９けデータラインで、出力回路（図示せず）に接
続される。このデータライン８，９とデータライン７Ａ
、６Ａ間、換言すれば前記出力回路と前記）くツファセ
ンスアンゾ３Ａ間には、分割ブロック選択回路Ａが接続
される。同様に、データライン８，９とデータライン７
Ｂ、６Ｂ間、換言すれば前記出力回路と前記バッフ□ア
センスアンプ３Ｂ間には分割ブロック選択回路Ｂが接続
される。前記分割ブロック選択回路Ａは、トランスファ
ゲートを構成するＮＭｏ８゜ＰＭＯ８）ラツジスタＴ９
％Ｔ１０およびＴ１２゜Ｔ １．１で構成される。ＮＭ
ｏ８）ランジスタＴ９とＰＭＯ８）ランジスタＴＩＯは
ソース・ドレインが並列接続さ五た上で、ドレインがデ
ータライン６Ａに接続され、ソースがデータライン９に
接続される。同様に、ＮＭｏ８）ランジスタＴ１２とＰ
ＭＯ８）ランソスタＴｌｌは、ソース・ドレインが並列
接続された上で、ドレインがデータライン７ＡＫ１１に
続され、・ソースがデータライン８に接続される。また
、ＮＭＯ８）ランソスタＴ９゜Ｔ１２のゲートがＹテコ
−５回路の出力１４に接続される一方、前記ライン２０
がインバータ２２を介してＰＭＯ８）ランジスタＴＩＯ
，Ｔｌｌのゲートに接続される。前記分割ブロック選択
回路Ｂはトランスファゲートを構成するＮＭＯ８゜ＰＭ
Ｏ８）ランジスタＴｌ ３ 、 Ｔｌ ４およびＴ１６
゜Ｔ１５で構成される。ＮＭＯ８）う／ジメタＴ１３と
ＰＭＯ８）ランジメタＴ１４！ンース・ドレインが並列
接続された上で、ドレインがデータライン９に接続され
、ソースがデータライン６ＢＫ接続される。同様にＮＭ
ＯＳトランジスタＴｌ ６．！＝ＰＭＯ８）ランジスタ
Ｔ１５は、ソース・ドレインが並列接続された上で、ド
レインがデータライン８に接続され、ソースがデータラ
イン７Ｂに接続される。また、ＮＭＯＳトランジスタＴ
１３゜Ｔ１６のゲートが゛Ｙデコーダ回路の出力１５に
接続される一方、前記ライン２１がインバータ２３を介
してＰＭＯ８）ランノスタＴ］４．Ｔ１５のゲートに接
続される。なお、ＣＩ 、Ｃ２，Ｃ３゜Ｃ４はビットラ
イン４Ａ、５Ａ、４Ｂ、５Ｂの浮遊容量であシ、Ｃ’５
、Ｃ６、Ｃ７、Ｃ８、Ｃ９。
ｃｉｏはデータライｙ６Ａ、７Ａ、６Ｂ、７Ｂ。
９．８の浮遊容量である。
このように構成された装置の動作を説明す゛る。
いま、ワードライン１６が立ち上がシ、メモリセルＩＡ
を選択する場合を考える。この時、各ビットラインおよ
びデータラインは、あらかじめ、ワンショットパルスな
どによ）電源電圧Ｖｃ ｃまでプリチャージされている
ものとする。ワードライン１６が立ち上がると、メそリ
セルＩＡによシビットライン４Ａ（またはビットライン
５Ａ）の放電が始まる。この時、Ｙテコ−５回路の出力
１０゜１１．１４は確定しておシ、トランジスタＴＩ。
を選択する場合を考える。この時、各ビットラインおよ
びデータラインは、あらかじめ、ワンショットパルスな
どによ）電源電圧Ｖｃ ｃまでプリチャージされている
ものとする。ワードライン１６が立ち上がると、メそリ
セルＩＡによシビットライン４Ａ（またはビットライン
５Ａ）の放電が始まる。この時、Ｙテコ−５回路の出力
１０゜１１．１４は確定しておシ、トランジスタＴＩ。
Ｔ２．Ｔ３．Ｔ４．Ｔ９．Ｔ１２はオン状態になってい
る０ところが、ライン２０のノくツファセンスアンプ活
性化信号は囁し〃レベルであるため、インバータ２２出
力の反°転信号は蟻ＨＩレベルになっており、ＰＭＯ８
）ランジスタ・ＴＩＯ’、Ｔｌｌはオフ状態になってい
る。このため、浮遊容量Ｃ９（または浮遊容量Ｃｌ０）
の電荷は、データライン６Ａ（′またはデータライン７
Ａ）の電位がＭｃｃ −ＶＴＮ （ＶＴＮ ！ｆｌ Ｎ
Ｍ、 ＯＳ ）ランジスタＴ９゜Ｔｉ２の閾値電圧）
以下になるまで無視できるため、メモリセルＩＡが放電
すべき電荷は浮遊容量ＣＩと０５（または浮遊容量Ｃ２
と０６）だけである。したがって、ビットライン４Ａと
５Ａ間の電位差に、従来回路に比較して、低減された浮
遊容量Ｃ９（または浮遊容量Ｃｌ０）の分だけ迅速に拡
がることになる。したがって、カラムセンスアンプ２人
の動作タイミングを早めることができ、高速読み出しが
可能となる。その後、ライン２０のバッファセンスアン
７’ 活性化信号ｆ ’ Ｈｔｔ Ｉ／ ヘルに、 し
てバッファセンスアンプ３Ａを駆動するとともに、ＰＭ
Ｏ８）ランソスタＴＩＯ，Ｔｌ１−をオン状態にして、
出力回路に信号を伝達する。この時、ＭＯＳ）ランジス
タＴ’ＩＯ，ＴｌｌがＰＭＯＳトランジスタであるため
、データライン６Ａと９゜７人と８は等電位で接続され
る。
る０ところが、ライン２０のノくツファセンスアンプ活
性化信号は囁し〃レベルであるため、インバータ２２出
力の反°転信号は蟻ＨＩレベルになっており、ＰＭＯ８
）ランジスタ・ＴＩＯ’、Ｔｌｌはオフ状態になってい
る。このため、浮遊容量Ｃ９（または浮遊容量Ｃｌ０）
の電荷は、データライン６Ａ（′またはデータライン７
Ａ）の電位がＭｃｃ −ＶＴＮ （ＶＴＮ ！ｆｌ Ｎ
Ｍ、 ＯＳ ）ランジスタＴ９゜Ｔｉ２の閾値電圧）
以下になるまで無視できるため、メモリセルＩＡが放電
すべき電荷は浮遊容量ＣＩと０５（または浮遊容量Ｃ２
と０６）だけである。したがって、ビットライン４Ａと
５Ａ間の電位差に、従来回路に比較して、低減された浮
遊容量Ｃ９（または浮遊容量Ｃｌ０）の分だけ迅速に拡
がることになる。したがって、カラムセンスアンプ２人
の動作タイミングを早めることができ、高速読み出しが
可能となる。その後、ライン２０のバッファセンスアン
７’ 活性化信号ｆ ’ Ｈｔｔ Ｉ／ ヘルに、 し
てバッファセンスアンプ３Ａを駆動するとともに、ＰＭ
Ｏ８）ランソスタＴＩＯ，Ｔｌ１−をオン状態にして、
出力回路に信号を伝達する。この時、ＭＯＳ）ランジス
タＴ’ＩＯ，ＴｌｌがＰＭＯＳトランジスタであるため
、データライン６Ａと９゜７人と８は等電位で接続され
る。
なお、以上は、メモリセルＩＡが選択される場合である
が、別ブロックのメモリセルＩＢが選択される場合も同
様に動作する。
が、別ブロックのメモリセルＩＢが選択される場合も同
様に動作する。
また、上記装置では、バッファセンスアンプと分割ブロ
ック選択回路が各ブロック専用であるから、これらを同
一ブロックのメモリセルに近づけて配置して、データラ
イン６Ａ、７Ａ、６Ｂ、’７Ｂの配線長を等しく、かつ
短かくできる。すなわち、データライン６Ａ、７Ａ、６
Ｂ、７Ｂの浮遊容量Ｃ５’、Ｃ６、’Ｃ７、Ｃ８は従来
の構成に比べて小さくなシ、かつ同一の値になシ、各ブ
ロック間のバラツキがなくなるもので、これによ）動作
マージンが向上する。
ック選択回路が各ブロック専用であるから、これらを同
一ブロックのメモリセルに近づけて配置して、データラ
イン６Ａ、７Ａ、６Ｂ、’７Ｂの配線長を等しく、かつ
短かくできる。すなわち、データライン６Ａ、７Ａ、６
Ｂ、７Ｂの浮遊容量Ｃ５’、Ｃ６、’Ｃ７、Ｃ８は従来
の構成に比べて小さくなシ、かつ同一の値になシ、各ブ
ロック間のバラツキがなくなるもので、これによ）動作
マージンが向上する。
（発明の効果）
以上詳述したようにこの発明の半導体メモリ装装置は、
複数に分割されたメモリセルアレイの各々に対応するデ
ータライン上にそれぞれセンスアンプ回路を設け、さら
に分割ブロック選択回路のトランスファゲートを構成す
るＰＭＯ８）うｙｆｘりを、前記センスアンプ回路の動
作後に、導通させるようにしたので、メモリセルが放電
すべき浮遊容量を減少させることができるとともに、各
データラインの浮遊容量のアンバランスをなく・すこと
ができ、それによシ読み出し動作が高速になるとともに
、動作マージンを拡大することが可能となる０
複数に分割されたメモリセルアレイの各々に対応するデ
ータライン上にそれぞれセンスアンプ回路を設け、さら
に分割ブロック選択回路のトランスファゲートを構成す
るＰＭＯ８）うｙｆｘりを、前記センスアンプ回路の動
作後に、導通させるようにしたので、メモリセルが放電
すべき浮遊容量を減少させることができるとともに、各
データラインの浮遊容量のアンバランスをなく・すこと
ができ、それによシ読み出し動作が高速になるとともに
、動作マージンを拡大することが可能となる０
第１図はこの発明の半導体メモリ装置の一実施例を示す
回路構成図、第２図は従来の半導体メモリ装置の回路構
成図である。 ＩＡ、ＩＢ・・・メモリセル、６Ａ、７Ａ、６Ｂ。 ７Ｂ、８．９・・・データライン、３Ａ、３Ｂ・・・バ
ッファセンスアンプ、Ａ、Ｂ・・・分割ブロック選択回
路、Ｔ９．Ｔ１２．Ｔ１３．Ｔ１６・・・ＮＭＯＳトラ
ンジスタ、Ｔ１０．Ｔｌｌ、Ｔ１４．Ｔ１５・・・ＰＭ
Ｏ８）ランジスタ、２０．２１・・・分割ブーツクのバ
ッファセンスアンプ活性化信号のライン、２２．２３・
・・インバータ。
回路構成図、第２図は従来の半導体メモリ装置の回路構
成図である。 ＩＡ、ＩＢ・・・メモリセル、６Ａ、７Ａ、６Ｂ。 ７Ｂ、８．９・・・データライン、３Ａ、３Ｂ・・・バ
ッファセンスアンプ、Ａ、Ｂ・・・分割ブロック選択回
路、Ｔ９．Ｔ１２．Ｔ１３．Ｔ１６・・・ＮＭＯＳトラ
ンジスタ、Ｔ１０．Ｔｌｌ、Ｔ１４．Ｔ１５・・・ＰＭ
Ｏ８）ランジスタ、２０．２１・・・分割ブーツクのバ
ッファセンスアンプ活性化信号のライン、２２．２３・
・・インバータ。
Claims (1)
- メモリセルアレイが少なくとも２つ以上に分割され、
その分割を可能ならしめる分割ブロック選択回路と上記
メモリセルアレイからの信号を増幅するセンスアンプ回
路と、その増幅された信号を出力させる出力回路とから
なる半導体メモリ装置において、上記の分割されたメモ
リセルアレイに接続されたそれぞれのデータライン上に
上記センスアンプ回路を設け、このセンスアンプ回路と
上記出力回路との間に上記分割ブロック選択回路を設け
、かつこの分割ブロック選択回路をＰＭＯＳトランジス
タとＮＭＯＳトランジスタからなるトランスファゲート
で構成し、そのＰＭＯＳトランジスタを、センスアンプ
回路が動作した後に導通させることを特徴とした半導体
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131872A JPS6111991A (ja) | 1984-06-28 | 1984-06-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131872A JPS6111991A (ja) | 1984-06-28 | 1984-06-28 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6111991A true JPS6111991A (ja) | 1986-01-20 |
| JPH0551997B2 JPH0551997B2 (ja) | 1993-08-04 |
Family
ID=15068105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59131872A Granted JPS6111991A (ja) | 1984-06-28 | 1984-06-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6111991A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250588A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | スタテイツク型ｒａｍ |
| JPS62273287A (ja) * | 1986-05-20 | 1987-11-27 | Mitsubishi Chem Ind Ltd | 高品位コ−クスの製造方法 |
| JPH01179292A (ja) * | 1987-12-29 | 1989-07-17 | Nec Corp | 半導体記憶装置 |
| JPH029088A (ja) * | 1988-02-16 | 1990-01-12 | Texas Instr Inc <Ti> | 改良したバイ―ｃｍｏｓ読取り／書込みメモリ |
| JPH03228289A (ja) * | 1989-11-30 | 1991-10-09 | Hyundai Electron Ind Co Ltd | ダイナミックランダムアクセスメモリ用分離回路 |
-
1984
- 1984-06-28 JP JP59131872A patent/JPS6111991A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250588A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | スタテイツク型ｒａｍ |
| JPS62273287A (ja) * | 1986-05-20 | 1987-11-27 | Mitsubishi Chem Ind Ltd | 高品位コ−クスの製造方法 |
| JPH01179292A (ja) * | 1987-12-29 | 1989-07-17 | Nec Corp | 半導体記憶装置 |
| JPH029088A (ja) * | 1988-02-16 | 1990-01-12 | Texas Instr Inc <Ti> | 改良したバイ―ｃｍｏｓ読取り／書込みメモリ |
| JP2840277B2 (ja) * | 1988-02-16 | 1998-12-24 | テキサス インスツルメンツ インコーポレイテツド | 改良したバイ―ｃｍｏｓ読取り／書込みメモリ |
| JPH03228289A (ja) * | 1989-11-30 | 1991-10-09 | Hyundai Electron Ind Co Ltd | ダイナミックランダムアクセスメモリ用分離回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0551997B2 (ja) | 1993-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |