JPS62249529A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPS62249529A JPS62249529A JP9365486A JP9365486A JPS62249529A JP S62249529 A JPS62249529 A JP S62249529A JP 9365486 A JP9365486 A JP 9365486A JP 9365486 A JP9365486 A JP 9365486A JP S62249529 A JPS62249529 A JP S62249529A
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- Japan
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- resistor
- resistors
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- 238000010586 diagram Methods 0.000 description 5
- 235000006732 Torreya nucifera Nutrition 0.000 description 2
- 244000111306 Torreya nucifera Species 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は基準電圧発生回路に関し１％に分割抵抗により
基準電圧を発生する基準電圧発生回路の構成の改良に関
する。
基準電圧を発生する基準電圧発生回路の構成の改良に関
する。
一般に、Ａ−Ｄ変換器等において、アナログ電圧のレベ
ルを判定し、てディジタル値に変換する場合には、前記
アナログ電圧のレベルを比較照合するための基準電圧の
発生手段として、複数の分割抵抗を用いる基準電圧発生
回路が用いられる。
ルを判定し、てディジタル値に変換する場合には、前記
アナログ電圧のレベルを比較照合するための基準電圧の
発生手段として、複数の分割抵抗を用いる基準電圧発生
回路が用いられる。
従来、この櫨の基準電圧発生回路においては、その−例
のブロック図が第３図に示されるように、直流電源Ｖ９
０とアースとの間に、等しい抵抗値ル〔Ω〕を有する１
６個の抵抗比１２〜Ｒ２７が直列に接続されており、直
流電稼■ｃ○は、分割点ｂｌ〜ｂ１６を介して１６分割
される。分割点ｂ １ ”ｂ ４に対応する電圧はセレ
クター５に、分割点ｂ５〜ｂ８に対応する電圧はセレク
ター′６に、分割点ｂ９〜ｂ１２に対応する電圧はセレ
クター７に、分割点ｂ１３〜ｂｔｓに対応する電圧はセ
レクター８に、それぞれ人力される。
のブロック図が第３図に示されるように、直流電源Ｖ９
０とアースとの間に、等しい抵抗値ル〔Ω〕を有する１
６個の抵抗比１２〜Ｒ２７が直列に接続されており、直
流電稼■ｃ○は、分割点ｂｌ〜ｂ１６を介して１６分割
される。分割点ｂ １ ”ｂ ４に対応する電圧はセレ
クター５に、分割点ｂ５〜ｂ８に対応する電圧はセレク
ター′６に、分割点ｂ９〜ｂ１２に対応する電圧はセレ
クター７に、分割点ｂ１３〜ｂｔｓに対応する電圧はセ
レクター８に、それぞれ人力される。
第３□□□に示される従来例は、言うまでもなく直流電
源ＶＯＯを１６分割して基準電圧を生成する一例である
が、セレクタ５．６．７および８に対しては、それぞれ
セレクト信号Ｓ２および８３が入力されておシ、このセ
レクト信号により制御されて、セレクター５．６．７お
よび８においては、それぞれ、分割点ｂ１〜ｂ４、分割
点ｂ５〜ｂ８、分割点ｂ９〜ｂ１２、および分割点ｂｔ
ｓ〜ｂ１６に内よシ、それぞれにおいて選択される一分
割点に対応する電圧が選択されて出力され、セレクタ４
に送られる。
源ＶＯＯを１６分割して基準電圧を生成する一例である
が、セレクタ５．６．７および８に対しては、それぞれ
セレクト信号Ｓ２および８３が入力されておシ、このセ
レクト信号により制御されて、セレクター５．６．７お
よび８においては、それぞれ、分割点ｂ１〜ｂ４、分割
点ｂ５〜ｂ８、分割点ｂ９〜ｂ１２、および分割点ｂｔ
ｓ〜ｂ１６に内よシ、それぞれにおいて選択される一分
割点に対応する電圧が選択されて出力され、セレクタ４
に送られる。
セレクタ４においては、セレクタ５．６．７および８よ
り入力される四つ分割電圧の内よシ、セレクト信号Ｓｏ
およびＳ、により一つの電圧が選択され、所定の基準電
圧Ｖｒｅｆとして出力される。すなわち、セレクト信号
８ｏ、 ８１．８３およびＳ４の組合せによシ、１６種
類の基準電圧を生成することができる。
り入力される四つ分割電圧の内よシ、セレクト信号Ｓｏ
およびＳ、により一つの電圧が選択され、所定の基準電
圧Ｖｒｅｆとして出力される。すなわち、セレクト信号
８ｏ、 ８１．８３およびＳ４の組合せによシ、１６種
類の基準電圧を生成することができる。
上述した従来の基準電圧発生回路は、抵抗値の等しい分
割抵抗を２発生しようとする基準電圧の種類と同一の個
数だけ直列に接続し、各分割抵抗の分割点の円の一つを
セレクターで選択して基準電圧として出力する構成とな
っているため、特に基準電圧の分解能を高くする場合に
は、分割抵抗に対応する分割点の数が増大し、従りて全
分割点の内より一つの分割点を選択して出力するセレク
ターの構成も複雑となり、これら全集積回路により実現
する際にチップ面積が増大するという欠点がある。
割抵抗を２発生しようとする基準電圧の種類と同一の個
数だけ直列に接続し、各分割抵抗の分割点の円の一つを
セレクターで選択して基準電圧として出力する構成とな
っているため、特に基準電圧の分解能を高くする場合に
は、分割抵抗に対応する分割点の数が増大し、従りて全
分割点の内より一つの分割点を選択して出力するセレク
ターの構成も複雑となり、これら全集積回路により実現
する際にチップ面積が増大するという欠点がある。
例えば、前述の第３図に示される従来例を８ビツト分解
能の基準電圧発生回路に適用する場合には、２５６４Ｉ
ｆ！（＝２）の分割抵抗の分割点の円から１点を選択し
て出力しなければならない次め。
能の基準電圧発生回路に適用する場合には、２５６４Ｉ
ｆ！（＝２）の分割抵抗の分割点の円から１点を選択し
て出力しなければならない次め。
各分割点からセレクターまでの配線数が多くなり、また
、８ビツトのセレクト信号による制御を介して１人力を
選択するセレクターの構成も複雑化される。例えば、各
種の周辺回路とともにＡ−Ｄ変換器を内蔵する１チツプ
マイクロコンビエータを実現する場合などにおいては、
他の周辺回路に比較して基準電圧発生回路の面積が大き
く、チップ全体の面積が増大する要因となっている。
、８ビツトのセレクト信号による制御を介して１人力を
選択するセレクターの構成も複雑化される。例えば、各
種の周辺回路とともにＡ−Ｄ変換器を内蔵する１チツプ
マイクロコンビエータを実現する場合などにおいては、
他の周辺回路に比較して基準電圧発生回路の面積が大き
く、チップ全体の面積が増大する要因となっている。
本発明の基準電圧発生回路は、直流電源とアース間に分
割抵抗を接続して基準電圧を発生する基準電圧発生回路
において、Ｒ（Ω〕の抵抗ｔ′ｎｃ正整数正整数列個直
列した第１の分割抵抗ストリングと、ｎル〔ΩＪの抵抗
ｔ（ｎ−１）個直列に接続した第２の分割抵抗ストリン
グと、几〔Ωｊの抵抗ｔ″ｎ個直列に接続した第３の分
割抵抗ストリングと金、前記第１、第２および第３の分
割抵抗ストリングの唄に直列接続することにより前記基
準分割抵抗として形成される一連の抵抗ストリングと、
前記第１の分割抵抗ストリングの各分割接点と直流電源
とを、それぞれ独立に選択して接続させる第１のスイッ
チ回路と、前記第３の分割抵抗ス） ！７ングの各分割
接点とアースとを、それぞれ独立に選択して接続させる
第２のスイッチ回路と、前記第２の分割抵抗ストＩＪン
グの各分割接点の内より、一つの分割接点を選択して基
準電圧を出力するセレクターと、全備えて構成される。
割抵抗を接続して基準電圧を発生する基準電圧発生回路
において、Ｒ（Ω〕の抵抗ｔ′ｎｃ正整数正整数列個直
列した第１の分割抵抗ストリングと、ｎル〔ΩＪの抵抗
ｔ（ｎ−１）個直列に接続した第２の分割抵抗ストリン
グと、几〔Ωｊの抵抗ｔ″ｎ個直列に接続した第３の分
割抵抗ストリングと金、前記第１、第２および第３の分
割抵抗ストリングの唄に直列接続することにより前記基
準分割抵抗として形成される一連の抵抗ストリングと、
前記第１の分割抵抗ストリングの各分割接点と直流電源
とを、それぞれ独立に選択して接続させる第１のスイッ
チ回路と、前記第３の分割抵抗ス） ！７ングの各分割
接点とアースとを、それぞれ独立に選択して接続させる
第２のスイッチ回路と、前記第２の分割抵抗ストＩＪン
グの各分割接点の内より、一つの分割接点を選択して基
準電圧を出力するセレクターと、全備えて構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の要部を示すブロック図であ
る。本笑施例は、４ビツト分′ＰＩＩ能の基準電圧を生
成する場合の一例で、セレクタ１と、スイッチ回路２お
よび３と、１１個の抵抗１（＋１％Ｒ１１と、が備見ら
れている。
る。本笑施例は、４ビツト分′ＰＩＩ能の基準電圧を生
成する場合の一例で、セレクタ１と、スイッチ回路２お
よび３と、１１個の抵抗１（＋１％Ｒ１１と、が備見ら
れている。
第１図において、スイッチ回ｗｒ２にはセレクト信号（
８３、Ｍｔ）により切替制御される切替スイッチ２−１
〜２−４が含まれており、また、スイッチ回路３はセレ
クト（８５、Ｓ４）により切替制御される切替スイッチ
３−１〜３−４が含まれている。
８３、Ｍｔ）により切替制御される切替スイッチ２−１
〜２−４が含まれており、また、スイッチ回路３はセレ
クト（８５、Ｓ４）により切替制御される切替スイッチ
３−１〜３−４が含まれている。
直流電源ＶＣＯは、スイッチ回路２の各切替スイッチ２
−１．２−２．２−３訃よび２−４を介して、直列接続
される４個の抵抗Ｒ１，几２、ｋＬ３および几４より成
る第１の抵抗ストリングの各分割点ａｏｓａ１、ａ２お
よびａ３に接続されるように形成され、一方、アース点
は、スイッチ回路３の各切替スイッチ３−１．３−２．
３−３および３−４を介して、直列接続される４個の抵
抗ｌ（＋８、ｋＬ９、ル１ｏおよび几１１よ構成る第３
の抵抗ストリングの各分割点ａ７、ａ８、ａ９およびａ
ｌｏに接続されるように形成されている。
−１．２−２．２−３訃よび２−４を介して、直列接続
される４個の抵抗Ｒ１，几２、ｋＬ３および几４より成
る第１の抵抗ストリングの各分割点ａｏｓａ１、ａ２お
よびａ３に接続されるように形成され、一方、アース点
は、スイッチ回路３の各切替スイッチ３−１．３−２．
３−３および３−４を介して、直列接続される４個の抵
抗ｌ（＋８、ｋＬ９、ル１ｏおよび几１１よ構成る第３
の抵抗ストリングの各分割点ａ７、ａ８、ａ９およびａ
ｌｏに接続されるように形成されている。
また、前記第１および第３の抵抗ストリングの間には、
直列接続される凡５、凡６および凡７より成る第２の抵
抗ス） ＩＪングが直列に接続され、各分割点ａ４、ａ
５、ａ６およびａ７は、それぞれセレクター１に接続さ
れている。
直列接続される凡５、凡６および凡７より成る第２の抵
抗ス） ＩＪングが直列に接続され、各分割点ａ４、ａ
５、ａ６およびａ７は、それぞれセレクター１に接続さ
れている。
前記第１および第３の抵抗ストリングを形成する抵抗凡
１〜ｋＬ、およびｌ′Ｌ、〜１（＋１１は、それぞれ同
一の抵抗値＆〔Ωｊに設定され、第２の抵抗ス） ＋７
ングを形成する折抗几５〜ｋＬ７は、それぞれ同一の抵
抗値４ＲＣΩＪに設定される。スイッチ回路２に人力さ
れるセレクト信号（８ｓ、８２）が、５２＝０および８
３＝０の場合には、スイッチ回路２において切替スイッ
チ２−１が接、切替スイッチ２−２〜２−４が断となり
、スイッチ回路３において切替スイッチ３−１が接、切
替スイッチ３−２〜３−４が断となる。この時、セレク
ト信号（Ｓｔ、Ｓｏ）の組合せにより、第２図（１）に
示されるように、それぞれ（１２／１６ ）Ｖａｏ、（
８／１６）Ｖｏｏ、（４／１６ ）Ｖｏｏおよび（０／
１６）Ｖｏｏの４通りの基準電圧Ｖｒｅｆが得られる。
１〜ｋＬ、およびｌ′Ｌ、〜１（＋１１は、それぞれ同
一の抵抗値＆〔Ωｊに設定され、第２の抵抗ス） ＋７
ングを形成する折抗几５〜ｋＬ７は、それぞれ同一の抵
抗値４ＲＣΩＪに設定される。スイッチ回路２に人力さ
れるセレクト信号（８ｓ、８２）が、５２＝０および８
３＝０の場合には、スイッチ回路２において切替スイッ
チ２−１が接、切替スイッチ２−２〜２−４が断となり
、スイッチ回路３において切替スイッチ３−１が接、切
替スイッチ３−２〜３−４が断となる。この時、セレク
ト信号（Ｓｔ、Ｓｏ）の組合せにより、第２図（１）に
示されるように、それぞれ（１２／１６ ）Ｖａｏ、（
８／１６）Ｖｏｏ、（４／１６ ）Ｖｏｏおよび（０／
１６）Ｖｏｏの４通りの基準電圧Ｖｒｅｆが得られる。
なお、第２図（１）、（２）、（３）および（４）にお
いては、抵抗ル１〜凡４およびｋＬＳ〜に４４１に対し
ては、それぞれ抵抗値凡〔Ω）が記載され、抵抗に、〜
ｋＬ７に対しては、それぞれ抵抗１１４ＲＣΩｊが記載
されている。次に、セレクト信号（８３、Ｍ２）が、８
３＝００場合には、スイッチ回路２において切替スイッ
チ２−２が接、切替スイッチ２−１．２−３〜２−４が
断となジ、スイッチ回路３において切替スイッチ３−２
が接、切替スイッチ３−１．３−３〜３−４が断となる
。この時、セレクト信号（８１、Ｓｏ）の組合せにより
、第２図（２）に示されるように、それぞれ（１３／１
６）Ｖｏｏ 、 （９／１６）Ｖｏｏ、（５／１６
）ＶＯＯおよび（１／１６ ）ｖｏｏの４通りの基準電
圧Ｖｒｅｆが得られる。同様にして、セレクト信号（Ｓ
３、Ｓｚ）の組合せが、８２二〇および５ｓ＝１の場合
と、ｄ２＝Ｑおよび５３＝０の場合においては、それぞ
れ第２図（３）および（４）に示されるように、（１４
／１６ ）Ｖｏｏ、（１０／１６）Ｖｏｏ、（７／１６
）Ｖｏｏおよび（２／１６ ） ｖｏｏの４通シの基準
電圧Ｖｒｅｆと、（１５／１６ンＶ００、（１１／１６
）Ｖｏｏ、（７／１６）Ｖｏａおよび＜ ３／１６ ）
Ｖｏｏの４通シの基準電圧Ｖｒｅｆが傅られる。従って
、セレクト信号（８３，８２）および（Ｓｔ ＊Ｍｏ）
の各組合せによって、（０／１６）ｖｏｏ〜（１５，／
１ ｓ ）Ｖｏｏの１６通りの基準電圧が得られる。
いては、抵抗ル１〜凡４およびｋＬＳ〜に４４１に対し
ては、それぞれ抵抗値凡〔Ω）が記載され、抵抗に、〜
ｋＬ７に対しては、それぞれ抵抗１１４ＲＣΩｊが記載
されている。次に、セレクト信号（８３、Ｍ２）が、８
３＝００場合には、スイッチ回路２において切替スイッ
チ２−２が接、切替スイッチ２−１．２−３〜２−４が
断となジ、スイッチ回路３において切替スイッチ３−２
が接、切替スイッチ３−１．３−３〜３−４が断となる
。この時、セレクト信号（８１、Ｓｏ）の組合せにより
、第２図（２）に示されるように、それぞれ（１３／１
６）Ｖｏｏ 、 （９／１６）Ｖｏｏ、（５／１６
）ＶＯＯおよび（１／１６ ）ｖｏｏの４通りの基準電
圧Ｖｒｅｆが得られる。同様にして、セレクト信号（Ｓ
３、Ｓｚ）の組合せが、８２二〇および５ｓ＝１の場合
と、ｄ２＝Ｑおよび５３＝０の場合においては、それぞ
れ第２図（３）および（４）に示されるように、（１４
／１６ ）Ｖｏｏ、（１０／１６）Ｖｏｏ、（７／１６
）Ｖｏｏおよび（２／１６ ） ｖｏｏの４通シの基準
電圧Ｖｒｅｆと、（１５／１６ンＶ００、（１１／１６
）Ｖｏｏ、（７／１６）Ｖｏａおよび＜ ３／１６ ）
Ｖｏｏの４通シの基準電圧Ｖｒｅｆが傅られる。従って
、セレクト信号（８３，８２）および（Ｓｔ ＊Ｍｏ）
の各組合せによって、（０／１６）ｖｏｏ〜（１５，／
１ ｓ ）Ｖｏｏの１６通りの基準電圧が得られる。
なお、上記の実施例においては４ビット分解能の場合に
ついて説明したが、一般的には、Ｎ（正整数）ビット分
解能の場合にも適用され、例えは、８ビット分解能の場
合には、直流電源ＶＣＯの側とアース側との間に直列接
続される各抵抗ストリングとしては、直流電源ＶＯＯの
側に接続される第１の抵抗ストリングおよびアース側に
接続される第３の抵抗ストリングは、それぞれ１６個の
凡〔Ωｊの抵抗によって構成され、第３抵抗スト＋７ン
グは１５個の１６Ｒ〔Ωｊの抵抗によって構成される。
ついて説明したが、一般的には、Ｎ（正整数）ビット分
解能の場合にも適用され、例えは、８ビット分解能の場
合には、直流電源ＶＣＯの側とアース側との間に直列接
続される各抵抗ストリングとしては、直流電源ＶＯＯの
側に接続される第１の抵抗ストリングおよびアース側に
接続される第３の抵抗ストリングは、それぞれ１６個の
凡〔Ωｊの抵抗によって構成され、第３抵抗スト＋７ン
グは１５個の１６Ｒ〔Ωｊの抵抗によって構成される。
この場合には、（０／２５６）Ｖｏｏ〜（２５５／２５
６ ）ｖａｏ の２５６通りの基準電圧が得られる。
６ ）ｖａｏ の２５６通りの基準電圧が得られる。
前述の４ビット分解能および８ピット分解能の各場合に
おいて、前者の場合には二つのスイッチ回路と相対応す
る抵抗ストＩＪングとの間の結線数は８本で、セレクタ
ーと相対応する抵抗ストリングとの間の結線ｅｉは４本
となり、後者の場合には二つのスイッチ回路と相対応す
る抵抗ストリングとの間の結線数は３２本で、セレクタ
ーと相対応する抵抗スｌ−ＩＪングとの間の結線数は１
６となる。
おいて、前者の場合には二つのスイッチ回路と相対応す
る抵抗ストＩＪングとの間の結線数は８本で、セレクタ
ーと相対応する抵抗ストリングとの間の結線ｅｉは４本
となり、後者の場合には二つのスイッチ回路と相対応す
る抵抗ストリングとの間の結線数は３２本で、セレクタ
ーと相対応する抵抗スｌ−ＩＪングとの間の結線数は１
６となる。
これらの結線数は、従来の基準電圧発生回路における結
線数に比較して大幅に削減される。特に結線数の削減度
は、分・解能のビット数の多い程、その効果が顕著であ
る。
線数に比較して大幅に削減される。特に結線数の削減度
は、分・解能のビット数の多い程、その効果が顕著であ
る。
以上説明したように、本発明は、直流電源とアース間に
基準分割抵抗を接続して構成される基準電圧発生回路に
適用されて、前記基準分割抵抗と対応するセレクター等
との間の結線数を大幅に削減することにより、前記セレ
クター等の構成を簡素化することが可能であり、集積回
路による実現も極めて小さいチップ面積によシ可能とな
るという効果がある。
基準分割抵抗を接続して構成される基準電圧発生回路に
適用されて、前記基準分割抵抗と対応するセレクター等
との間の結線数を大幅に削減することにより、前記セレ
クター等の構成を簡素化することが可能であり、集積回
路による実現も極めて小さいチップ面積によシ可能とな
るという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図（
１）、（２）、（３）および（４）は、前記一実施例に
おける基準電圧生成図、第３図は、従来の基準電圧発生
回路の一例を示すブロック図である。 図において、１，４．５．６．７，８・・・・・・セレ
クター、２．３・・・・・・スイッチ回路、２−１〜２
−４．３１〜３−４・・・・・・切替スイッチ。 代理人 弁理士 内 原 晋、 ＄ ｌ 図 茅２図 ｃｔ 茅 ３ ＠
１）、（２）、（３）および（４）は、前記一実施例に
おける基準電圧生成図、第３図は、従来の基準電圧発生
回路の一例を示すブロック図である。 図において、１，４．５．６．７，８・・・・・・セレ
クター、２．３・・・・・・スイッチ回路、２−１〜２
−４．３１〜３−４・・・・・・切替スイッチ。 代理人 弁理士 内 原 晋、 ＄ ｌ 図 茅２図 ｃｔ 茅 ３ ＠
Claims (1)
- 【特許請求の範囲】 直流電源とアース間に基準分割抵抗を接続して基準電圧
を発生する基準電圧発生回路において、Ｒ〔Ω〕の抵抗
をｎ（正整数）個直列に接続した第１の分割抵抗ストリ
ングと、ｎＲ〔Ω〕の抵抗を（ｎ−１）個直列に接続し
た第２の分割抵抗ストリングと、Ｒ〔Ω〕の抵抗をｎ個
直列に接続した第３の分割抵抗ストリングとを、前記第
１、第２および第３の分割抵抗ストリングの順に直列接
続することにより前記基準分割抵抗として形成される一
連の抵抗ストリングと、 前記第１の分割抵抗ストリングの各分割接点と直流電源
とを、それぞれ独立に選択して接続させる第１のスイッ
チ回路と、 前記第３の分割抵抗ストリングの各分割接点とアースと
を、それぞれ独立に選択して接続させる第２のスイッチ
回路と、 前記第２の分割抵抗ストリングの各分割接点の内より、
一つの分割接点を選択して基準電圧を出力するセレクタ
ーと、 を備えることを特徴とする基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9365486A JPS62249529A (ja) | 1986-04-22 | 1986-04-22 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9365486A JPS62249529A (ja) | 1986-04-22 | 1986-04-22 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62249529A true JPS62249529A (ja) | 1987-10-30 |
Family
ID=14088367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9365486A Pending JPS62249529A (ja) | 1986-04-22 | 1986-04-22 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62249529A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0469556A2 (en) * | 1990-07-31 | 1992-02-05 | Nec Corporation | Digital-to-analog converting unit equipped with resistor string variable in resistances at reference nodes |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56132815A (en) * | 1980-03-21 | 1981-10-17 | Nec Corp | Reference step voltage generating circuit |
| JPS5954326A (ja) * | 1982-09-22 | 1984-03-29 | Nippon Denso Co Ltd | 直列抵抗アレ−の補正装置 |
| JPS60216630A (ja) * | 1985-03-25 | 1985-10-30 | Fujitsu Ltd | ステツプ発生器 |
-
1986
- 1986-04-22 JP JP9365486A patent/JPS62249529A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56132815A (en) * | 1980-03-21 | 1981-10-17 | Nec Corp | Reference step voltage generating circuit |
| JPS5954326A (ja) * | 1982-09-22 | 1984-03-29 | Nippon Denso Co Ltd | 直列抵抗アレ−の補正装置 |
| JPS60216630A (ja) * | 1985-03-25 | 1985-10-30 | Fujitsu Ltd | ステツプ発生器 |
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| EP0469556A2 (en) * | 1990-07-31 | 1992-02-05 | Nec Corporation | Digital-to-analog converting unit equipped with resistor string variable in resistances at reference nodes |
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