JPS62236065A - マルチプロセツサ計算機システム - Google Patents

マルチプロセツサ計算機システム

Info

Publication number
JPS62236065A
JPS62236065A JP62075777A JP7577787A JPS62236065A JP S62236065 A JPS62236065 A JP S62236065A JP 62075777 A JP62075777 A JP 62075777A JP 7577787 A JP7577787 A JP 7577787A JP S62236065 A JPS62236065 A JP S62236065A
Authority
JP
Japan
Prior art keywords
bus
processor
ready
transmit
processors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP62075777A
Other languages
English (en)
Other versions
JPH0766367B2 (ja
Inventor
デイヴィッド　ジェイ　リーリャ
リチャード　エイ　ザッカー
スティーヴン　ダブリュー　ウィーレンガ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tandem Computers Inc
Original Assignee
Tandem Computers Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tandem Computers Inc filed Critical Tandem Computers Inc
Publication of JPS62236065A publication Critical patent/JPS62236065A/ja
Publication of JPH0766367B2 publication Critical patent/JPH0766367B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/22—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Bus Control (AREA)
  • Hardware Redundancy (AREA)
  • Small-Scale Networks (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般には、マルチプロセッサ計算機システム
におけるデジタル・プロセッサ間の通信、詳しく言えば
、マルチプロセッサ・バスのためのプロトコルに関する
ものである。
発明が解決しようとする問題点 多くのデジタル計算機システムでは、計算機の操作を実
行するため複数の独立したプロセッサを使用している。
その例として、障害許容システム、モジューラ・システ
ム、並行処理システムがある。
これらの独立したプロセッサは、システム操作を実行す
るために、ときどきデータを交換する必要がある。
一般に、プロセッサ間のデータの交換は、バスを通じて
行われる。マルチプロセッサ計算機システムのプロトコ
ルは、プロセッサによるバスに対するアクセスを制御し
、センダとレシーバのプロセッサ対を容易に形成し、か
つセンタからバスへ、バスからレシーバへデータを転送
するためのタイミング基準を与える。
多くの既存システムにおいては、バスに接続された専用
バス・コントローラがプロセッサをポールして、どのプ
ロセッサがデータを送信する準備ができているかを決定
する機能を果たす。一般に、センダに対するポールは、
全プロセッサに共通な専用ラインを通じてバス・コント
ローラへ合図を送る送信準備を完了したプロセッサによ
って促される。
バス・コントローラは、専用の選択ラインを通じてプロ
セッサを順次ポーリングし、どのプロセッサが送信準備
を完了したかを決定する。
米国特許第４，２２８，４９６号明細書に開示されてい
るマルチプロセッサ・バスのプロ１ヘコルの例では、バ
ス・コントローラは、センダを使用可能にすることによ
って、データの交換を開始する。この使ｆ％　　　　　
　　用可能操作は、センタに対する個々の選択ラインを
通じて行われ、センダは、もし準備が完了していれば、
肯定応答する。また、バス・コントローラは、レシーバ
に対する個々の選択ラインを通じてレシーバを使用可能
にする。レシーバは、もしデータ受信の準備が完了して
いれば、バスコントローラへ肯定応答信号で合図する。
上記の方式の場合、バス伝送はシステム・クロックで同
期化される。このクロック信号は、個々のクロック・ラ
インで各プロセッサへ提供される。
これらのラインは、各プロセッサにおけるクロック信号
の到達時間がずれないように、全部同じ長さである。
システム・クロック信号の周期は、バスの両端に配置さ
れたプロセッサの間を信号が伝ぱすることができ、かつ
バスの整定時間を見越して、十分に長くしなければなら
ない。このため、最大データ伝送速度は、バスの長さで
決まる。
あらゆるマルチプロセッサ・バスのプロトコルの主たる
目的は、バスを通じてプロセッサ間でデータを高速度で
伝送することである。従来のプロトコル・システムは、
そのいくつかの面で、高いデータ伝送速度の達成が妨げ
られている。第１に、ポール前のセンダの要求、センタ
の肯定応答、および伝送前のレシーバの肯定応答を出ず
必要があるために、バス・オーバヘッド時間が生じる。
第２に、レシーバの場所がバスのどこにあるかもしれな
いので、同期転送方式では、レシーバへ転送される前、
データがバス全体について有効である必要がある。この
ため、最大データ伝送速度は、バスの全長を伝ぱする信
号の伝搬遅れによって決まる。
それに加えて、各プロセッサに対し、同じ長さの独立ク
ロック・ラインと個々の選択ラインを設ける必要がある
ので、バスを構成するために多数の導線が必要で、その
結果バス・ハードウェアの製造の複雑さが増し、製造コ
ストが高くなる。
問題点を解決するための手段 本発明は、連続オープン・ループ方式でプロセッサをポ
ールして、送信準備の完了したプロセッサを識別し、準
備完了プロセッサを送信プロセッサとして順次選択する
バス・プロトコル装置である。
本バス・プロトコル装置は、全プロセッサに共通なバス
・ラインのみを使用し、放射状ラインを使用していない
。このため、使用するバス・ラインが従来の装置より少
ないので、製造コストが低く、複雑さが減り、信頼性が
高い。
本発明の第１の特徴として、送信プロセッサと受信プロ
セッサとの間で語のパケットを伝送するために、非同期
タイミング方式を使用している。
パケット内の語は、送信信号のパルスによって送信プロ
セッサからバスにストローブされ、そして受信信号のパ
ルスによって受信プロセッサにロードされる。この受信
信号は、送信プロセッサ側で、送信信号を時間遅れＤＲ
だけ遅延させることによって、送信信号から得られる。
本発明の第２の特徴として、バス・コントローラは、ど
のプロセッサが送信準備を完了したかを確認するため、
ポール信号をコントロール・バスに表明（ａｓｓｅｒｔ
）　して全プロセッサを同時にポールする。送信準備完
了プロセッサは、そのプロセッサに指定された特定のバ
ス・ラインに準備完了信号を表明する。この特定のバス
・ラインに表明された準備完了信号は、送信マスクを形
成する。
本発明の第３の特徴として、バス・コントローラは、送
信マスクを受信して、送信準備完了プロセッサを識別し
、各準備完了プロセッサを送信プロセッサとして順番に
選択する。バス・コントローラは、選択されたとき、す
べての準備完了プロセッサは、パケットを送信する準備
が完了しているものと仮定して動作する。したがって、
特定の準備完了プロセッサを送信プロセッサとして選択
したあと、バスコントローラは、データ転送サイクルを
自動的に開始し、選択されたプロセッサがパケットをバ
スへ転送することを許容する。
本発明の第４の特徴として、選択されたとき、送信準備
が未了であれば、選択されたプロセッサは、送信準備が
未了であることを指示する否定応答信号を発する。この
否定応答信号はバス・コントローラへ転送される。バス
・コントローラは、ｌ（否定応答信号を受け取ると、そ
のプロセッサに対するデータの転送を中止し、別の準備
完了プロセッサを送信プロセッサとして選択する。
本発明の第５の特徴として、バス・コントローラは、前
回のポールに応答した全プロセッサが選択されたならば
、再びプロセッサをポールする。
このポーリングおよび選択過程は、オープン・ループ方
式で進行する。
上記のポーリング方式は、プロセッサからのアクセスの
積極的な要求を必要とせず、ポーリングが自動的に進行
すること、およびプロセッサからの積極的な準備完了肯
定応答を必要とせず、選択および許容が自動的に進行す
ることから、従来の方式よりも伝送効率が良い。もしバ
ス・コントローラ側で選択されたプロセッサが送信準備
未了であることを指示する否定応答信号を受れ取れば、
自動シーケンスが中止されるだけである。
本発明の第６の特徴として、選択された準備完了送信プ
ロセッサは、そのデータ・パケットを受け取る別のプロ
セッサを選択する。選択された受信プロセッサがパケッ
ト受信準備が未了であることを指示しない限り、自動的
に選択された受信プロセッサへ転送される。ここでも、
積極的な準備完了肯定応答信号の必要がないので、デー
タ伝送速度を高められる。
本発明の第７の特徴として、前述の時間遅れＤＲは、そ
の値が送信信号の周期の約１／２になるように制御され
る。この結果、送信プロセッサ側では、データ信号と送
信パルスとが一致し、また受信パルスは２つの送信パル
スの中間にある。
本発明の第８の特徴として、送信信号の周期は、受信プ
ロセッサ側で、バス・スキュー時間とタイミング・マー
ジンの相にほぼ等しくなるように制御される。従来の同
期式バス・システムでは、受信プロセッサ側でバス伝搬
時間とタイミング・マージンの和にほぼ等しい周期をも
つ送信信号を使用するよう制限される。したがって、本
方式では、バス・スキュー時間がバス伝搬時間より短い
ので、従来方式よりも送信信号の周期が短く、したがっ
てデータ伝送速度が大きい。
本発明のその他の特徴と利点は、添付図面を参照し、以
下の詳細説明を読まれれば明らかになろう。
実施例 第１図は、マルチプロセッサ・バス・システムの略図で
ある。マルチプロセッサ・バス・システム３１は、独立
したプロセッサ・モジュール３３を備えている。各プロ
セッサ・モジュール３３は、中央処理装置（ＣＰＵ）　
１０５と、メモリ１０フと、プロセッサ間制御装置５５
とで構成される。独立したプロセッサ・モジュール３３
は、プロセッサ間の通信のため、プロセッサ間バス３５
によって相互に連絡されている。
マルチプロセッサ・バス・システム３１の特定実施例の
場合、最大１６個のプロセッサ・モジュール３３が２つ
のプロセッサ間バス３５（第１図では、Ｘバスと、Ｙバ
スで示しである）で相互に連絡されている。各プロセッ
サ間バス３５には、バス・コントローラ３７が結合され
ている。
各プロセッサ３３のＣＰｕは、ホスト・プロセッサ　　
・１１３と、関連マイクロプログラム１１５を含んでい
る。
バス・コントローラ３７、プロセッサ間バス３５、およ
びプロセッサ間制御装置５５は、関連ホスト・プロセッ
サ１１３とマイクロプログラム１１５と共に、１つのプ
ロセッサ間バス・システムを構成する。次に、このシス
テムの構成およびと作用をより詳しく説明する。
バスを経由して転送される情報は、マルチワードパケッ
トに伝えられる１本発明の好ましい実施例の場合、各パ
ケットは、１６語のパケットであり、そのうち１５語は
、データ語である。
バス・コントローラ３７および個々のプロセッサ・モジ
ュール３３のプロセッサ間制御装置５５内の制御論理回
路は、詳細なプロトコルに従っている。プロトコルは、
データのパケットを転送するセンダとレシーバの対とタ
イムフレームの確立について定めている。
Ｘバス３５とＹバス３５は、構造が同じであるから、一
方のバスについてだけ詳しく述べることにする。
第１図に示すように、各バス３５は、１６本の個別バ１
　　　　　　ス・データライン５７．３本のエンコード
・コントロール・ラインと１本のパリティ・ライン（Ｅ
ＢＵＳ）５９．１本ノ受信命令（ＲＣＶＣＭＤ）　ライ
ン６２．１本ノＮへにライン６４．２本のクロック・ラ
イン（ＳＣＬＫ６６　。
ＲＣＬＫ６８）で構成される。
第１図に示すように、各プロセッサ・モジュール３３の
プロセッサ間制御装置５５は、２つのＩＮ待ち行列部６
５（ＸＩＮ待ち行列部と、Ｙ　ＩＮ待ち行列部で示す）
と、１つの共用ＯＵＴ待ち行列部６７とから成る。
各ＩＮ待ち行列部６５の入力は、データ・バス５９トＲ
ＣＬＫ　ライン６８トＲＣｖＣＭＤライン６２ニ接続さ
れ、出力は、対応するプロセッサ間バス３５のＮ＾にラ
イン６６に接続されている。共用ＯＵＴ待ち行列部６７
の出力は、データバス５７と、ＮＡＫライン６４と、Ｒ
ＣＬＫ　ライン８８ト、ＲＣＶＣＭＤライン６２とに接
続され、入力は、Ｅ　Ｂｕｓ　５７ト、Ｄ　Ｂｕｓ　５
７ト、ＮＡＫ　ライン６４と対応するバスの５ＣＬＫラ
イン６６とに接続されている。
データバスのすべてのラインは、すべてのプロセッサ・
モジュール３３に共用される。バス・コントローラ３７
から個々のプロセッサ・モジュール３３に対する放射状
ラインすなわち専用ラインは存在しない。放射状ライン
が無いので、電気的雑音が少なく、システムの信頼性が
高く、システムのコストが安くなる。
第２図は、バス・コントローラ３フの略図である。
図示のように、バス・コントローラ３７は、状態マシン
７０、発振器７２、遅延素子７６、パイプライン・レジ
スタ７４で構成される６発振器７２の出力は、状態マシ
ン７０のクロック入力と、パイプライン・レジスタ７４
のクロック入力と、遅延素子７６を介して５ＣＬＫライ
ン６６とに接続されている。パイプライン・レジスタフ
４の出力は、出力トランシーバ７８を介してデータコン
１〜ロール・ライン５フ、５９に接続されている。状態
マシン７０の入力は、出力トランシーバ８０を介してデ
ータコントロール・ライン５７．５９に接続されている
。
第３図は、プロセッサ閏制御装置５５の共用ＩＮ待ち行
列部６５の略図である。ＩＮ待ち行列バッファ９０は、
記憶機能を果たす。ＩＮ待ち行列バッファ９０のデータ
入力は、ＩＮ待ち行列パイプライン・レジスタ９２によ
ってＤバス５フに接続され、そのデータ出力は５Ｎ−Ｓ
ＪＸバス９４接続され、バス９４によって、ＩＮ待ち行
列バッファ９０とプロセッサ・モジュール３３の主メモ
リ１０７との間でデータが転送される。
ＩＮ待ち行列部６５には、受信状態論理マシン９６とＣ
Ｐｕコントロール状態論理マシン９８が含まれている。
受信状態論理マシン９６のクロック入力は、ＲＣＬに６
８に接続され、ＣＰｔ１論理マシン９８のクロック入力
は、ＣＰＵクロックに接続されている。
ＣＰＵ　１０５は、プロセッサ間バス・クロックとは異
なるクロックに基づいて動作する。　ｃｐｕによるプロ
セッサ間制御装置５５におけるＯＵＴ待ち行列のファイ
リングまたはＩＮ待ち行列のエンプティングにおける動
作は、ＣＰ［Ｉクロック速度で行われる。しかし、プロ
セッサ間バスを経由するパケットの転送は、常にバス・
クロック速度で行われる。
本装置には、２つのバス・クロック、５ＣＬＫとＲＣＬ
にがある。５ＣＬＫとＲＣＬＫは、同じ速度で刻時する
が、２つの信号には、相対的な位相差が存在する。
パイプライン・レジスタ９２に対するクロック入力は、
トランシーバ・クロックバッファを介してＲＣＬＫライ
ンにも接続されている。この結果、受信状態論理マシン
９６とパイプライン・レジスタ９２は、ＲＣＬＫ信号で
刻時される。
受信状態論理マシン９６は、受信命令ライン６２、Ｄバ
ス５７、ＳＪババス００、受信ライン１０２、およびＲ
ＥＱ−ＩＱライン１０４にそれぞれ接続された入力を有
し、ＣＬＲライン１０６、ＮＡＫライン６４、およびＣ
ＰＵ−０ＭＮ５−ＩＱライン１０８に接続された出力を
有する。
ＣＰＵ制御状態論理マシン９８は、５−ＦＵＮバス１０
０およびＣＦ’ｔｌ−０１１１ＮＳ−ＩＱライン１０８
に接続された入力を有し、受信ライン１０２、ＣＬＲラ
イン１０７、ＲＥＱ−ＩＱライン１０４に接続された出
力を有する。　ＩＮ待ち行列カウンタ１１０ハ、ＭＵＸ
　１１１を介しテＣＮＴ−ＥＮ−ＣＬＲライン１０６，
１０７に接続された入力と、アドレスバス１１２に接続
された出力とを有する。ＭＩＸ　１１１の制、・、　　
　　　御入力は、ＣＰＵＣＰＵ−０Ｗ　ＩＱライン１０
８に接続されている。アドレス・バス１１２は、ＩＮ待
ち行列バッファ９０のアドレス入力に接続されている。
各ＩＮ待ち行列バッファ９０は、１パケツトを記憶する
、奥行が１６語のバッファである。各ＩＮ待ち行列バッ
ファ９０のアドレッシングは、直線的で、語アドレスを
作るため　４ビツトのカウンタ１１０を使用している。
このカウンタ１１０は、バスが待ち行列に書き込むたび
に、またプロセッサが待ち行列に書き込むたびに、また
はそこから読み出すたびに、自動的に増分される。
第４Ａ図は、プロセッサ間制御装置５５の共用ＯＵＴ待
ち行列部６７の略図である。第４八図を参照すると、Ｏ
ＵＴ待ち行列バッファ１６０のデータ出力は、ＯＱパイ
プライン・レジスタ１６２およびＭＩＸ　１６３を介し
てＤバス５フに接続されている。送信マスク発生器１６
３ａは、ＭＩＪＸ　１６３を介してロバスに接続されて
いる。　ＯＱバッファ１６０のデータ入力ボートは、５
Ｎ−ＳＪババス４に接続されている。送信状態マシン１
６４のクロック入力は、５ＣＬＫライン６６に接続され
ている。ＣＰｕ制御送信状態マシン１６６のクロック入
力は、ＣＰＵクロックに接続されている。ＯＱパイプラ
イン・レジスタ１６２のクロック入力は、１〜ランシー
バ・クロックバッファを介して５ＣＬＫラインに接続さ
れている。
送信状態マシン１６４は、ＮへＫＩＮライン１６８、Ｅ
バス５９、Ｄバス５７、送信ライン１７０、ＲＥＱ−Ｑ
Ｑライン１７２．０ＵＴＱ−Ｎ０丁−ＥＭＰＴＹ　ライ
ン１７３、およびＣ０ＵＮＴＺＥＲＯライン１７４にそ
れぞれ接続された入力を有し、Ｎ＾にＯＵＴライン１７
６、Ｏバス５７、受信命令ライン６２、ＣＰＩＪ−Ｏｋ
４ＮＳ−ＯＱ　ライン１７６、ＣＮＴ−ＥＮ−ＣＬＲ５
イン１７８、ＲＥＳＰＯＮＤ−Ｔｏ−ＰＯＬＬライン１
７９、およびＴＩＭＥ　０ｔｌＴライン１８０にそれぞ
れ接続された出力を有する。
ＣＰｕ制御送信状態？　シフ　１６Ｂハ、５ＦＵＮハス
１００およびＣＰ［ｌ−０ＷＮＳ−ＯＱライン１０８に
接続された入力と、５ＥＮＤライン１７０、ＲＥＱ−Ｏ
Ｑライン１７２、およびＣＮＴ−ＥＮ−ＣＬＲライン１
８２に接続された出力を有する。
０１ｌＴ待ち行列カウンタ１８４）入力は、ＣＮＴ−Ｅ
Ｎ−ＣＬＲ１７４，１８２ｔ−５よびＭｔｌＸ　１８６
を介しテ５ｃＬＫ　オよびＣＰ［１ＣＬＫに接続されて
いる。ＭＩＸ　１８６の制御入力は、ＣＰＵ−０ＨＮＳ
−ＯＱライン１７６に接続されている。アドレス、バス
１８６は、ＯＵＴ待ち行列バッファ１６０のアドレス入
力に接続されている。各ＯＵＴ待ち行列部は、以上のほ
かに、ＳＣＬにライン６６に接続された入力とＲＣＬに
ライン６８に接続された出力をもつ０１ｌＴ待ち行列遅
延素子１９０から成るＲＣＬＫ発生回路を備えている。
第４Ｂ図および第４Ｃ図は、ＯＵＴ待ち行列アドレッシ
ング・カウンタ１８４および０［ＩＴ待ち行列バッファ
１６０の論理的および物理的手段を示す。第４８図を参
照すると、ＯＵＴ待ち行列バッファ１６０は、奥行が２
５６語、幅が１６ビツト（２パリテイ・ビットが加わる
）の単一メモリ配列から成る。０ｔｌＴ待ち行列バッフ
ァ１６０は、各１６語のパケットを１６個記憶すること
が可能である。この配列のアドレッシング論理回路が、
循環待合せを実行する。バスは、待ち行列の最下位から
パケットを除去し、プロセッサは、待ち行列の最上位に
パケットを加える。次に、第４Ｃ図を参照すると、ＯＱ
バッファ１６０に対するアドレスを作るために、３個の
カウンタ、ＣＰＵ−ＰＡＣＫＰＮＴ　力’Ｆ　７９１８
４ａ、　Ｂｕｓ−ＰＡＣＫＰＮＴ　力’７　ンタ１８４
ｂ、および０Ｑ−ＣＮＴカウンタ１８４ｃが使用されて
いる。
ＣＰＵ−ＰＡＣＫＰＮＴカウンタ１８４ａは、待ち行列
内の次のフリーパケット記憶場所を指し、プロセッサが
ＯＵＴ待ち行列バッファ１６０から読み出すとき、また
は書き込むときのアドレスの上４ビットを与エル。コノ
カウンタハ、ＲＥＳＥＴ　ＯＵＴ　ＱＵＥＩＪＥ　？イ
クロオペレーションを用いてクリアすることができ、ま
たＮＥＸＴマイクロオペレーションを用いて増分するこ
とができる。
ＢＩＩＳ−ＰＡＣＫＰＮＴカウンタ１８４ｂは、バス上
に送信される待機中の次のパケットを指し、バス・コン
トローラ状態マシン７０が待ち行列を読み出すときのＯ
ＵＴ待ち行列の上４アドレス・ビットを与える。
このカウンタは、ＲＥＳＥＴ　ＯＵＴ　Ｑ（ＩＥＵＥマ
イクロオペレーションでクリアされ、パケットが送信さ
れたあと自動的に増分される。
０Ｑ−ＣＮＴカウンタ１８４ｃは、ＯＵＴ待ち行列の下
位″′　　　　　　、）４アトいビットを提供し、した
が９て２＜−ｆヮトの１語を指す。　　このカウンタは
、ＲＥＳＥＴ　０ＵＴＱＵＥｔｌＥマイクロオペレーシ
ヨンかＲＥＳＥＴ　Ｃ０ＵＮＴマイクロオペレーシヨン
を用いてリセットされる。
０Ｑ−ＣＮＴカウンタ１８４Ｃは、語がＯＵＴ待ち行列
バッファ１６０に書き込まれるか、または呼び出される
たびに自動的に増分される。１６回の呼び出しまたは書
き込みのあと、このカウンタは、Ｏまで−回りする。こ
の結果、パケットの１６番目の語は、最初の語と同じで
ある。
第５図、第６図、および第７図は、バス・コントローラ
３７、ＩＮ待ち行列部６５、ＯＵＴ待ち行列部６７の動
作をそれぞれ明らかにする状態図である。
各図において、矢印付きの実線は、現在の状態から次の
状態への遷移を示す。実線の上で終わっている点線矢印
は、指示された遷移を実行するために満たさなければな
らない条件を示す。
第８八図は、Ｅバス５９、Ｄバス５７、受信命令ライン
６２、およびＮＡＫライン６４上の信号の遷移を示すタ
イミング図である。
次に、第１図に示したプロセッサ３３間でパケットを首
尾よく転送するためのシステム・プロトコルを説明する
。転送を首尾よく行うために、ＩＮ待ち行列バッファ９
０は空であり、受信状態マシン９ＢハＷＡＩＴ−ＦＯＲ
−ＣＨＤ状態ニあり、ＯＵＴ待チ行列バッファ１６０は
一杯であり、送信状態マシン１６４はＷＡＩＴ−ＦＯＲ
−ＣＨＤ状態にあり、バスコントローラ状態マシン７０
はＰＯＬＬ−ＰＲＯＣ状態にある。
伝送のとき、バス・コントローラ状態マシンは、コード
化信号をＥバス５９へ送る。表１に、上記コード化信号
の名称、信号コードを列挙し、各コード化信号の機能を
簡単に説明する（＊は、データが低値で表明されている
（　ｌｏｗ　ａｓｓｅｒｔｉｎｇ）ことを示す）。表２
に、受信状態マシンの状態の遷移を列挙し、表３に、送
信状態マシンの状態の遷移を列挙する。
表１ ＤＡＴＡ（００：１５）本 これらの１６本のラインは、最上位のビット以外のＤＡ
ＴＡ（００）とＩＰＢデータを伝える。
ＣＮＴＬ（０：Ｚ、Ｐ）京 これらのコード化コントロール・ラインは、バス・コン
トローラによってのみ表明され、以下の説明において、
′１°′は、信号が表明されることを意味し、□１１は
、信号が表明されないことを意味する。信号は、低値で
表明されている（　ｌｏｗ　ａｓｓｅｒｔｉｎｇ）こと
に留意されたい。ＣＮＴＬ（Ｐ）＊、は、３本のコント
ロール・ラインの奇数パリティである。
０００．１−−ＨＵＬＬ バス・コントローラは、この命令を表明することで、バ
スに何も生じてないことを指示する。これは、ポーリン
グ・サイクルのときの伝搬遅れを見越すのに用いられる
。
ｏｏｏ、ｏ　−−（予約） ００１．０−−　ＤＡＴＡ−ＸＦＥＲ バス・コントローラは、この命令を表明することで、デ
ータの転送が進行中であることを指示する。
１０１．１−−　ＲＥＳＥＴ バス・コントローラは、この命令を表明することで、各
プロセッサについて送信状態マシンをリセットする。状
態マシンのリセットは、５ＣＬＫと同期している。
１１０．１−−　ＰＯＬＬ−ＰＲＯＣ バス・コントローラによって、この命令が表明されると
、送信するパケットを有する各プロセッサは、そのプロ
セッサ番号に対応するデータ・ラインを表明する。
１１１．０−−　ＳＮＤＣＭＤ バス・コントローラは、プロセッサ番号と、この指令を
０＾Ｔ＾（０４：０７）およびＤＡＴＡ（１２：１５）
に表明することで、送信するプロセッサを選択する。
表２ ＣＰＩＪ−ＲＥＱＩＱ ’　　　　　　Ｒ−ＳＥＬＥＣＴ＝ＲＣＶＣＭＤ　＆　
ＲＣＶＳＥＬＲＥＣＥＩＶＥ ＩＱ−ＣＩ４Ｔ１５ 伏ｆｆｌ民 ＭＵＸ−ＤＥＬＡＹ　　１　　　　　０００１　　　　
　Ｘ０ＸＸ　　　　０００００００１　　　　　ＸＩＸ
Ｘ　　　　０１００−＾ＩＴ−ＦＯＲ−ＩＱ　　　　０
０００　　　　Ｘ０ＯＸ　　　００００００００　　　
　　Ｘ０ＩＸ　　　　　１０００００００　　　　　Ｘ
ｌ０Ｘ　　　　ｏｔｏ。
００００　　　　　ＸＩＩＸ　　　　　０１００ＮＡＫ
　　１　　　　　　　　　０１００　　　　　ＸＸＸＸ
　　　　０１０１ＮＡＫ　２　　　　　　　　　０１０
１　　　　　ＸＸＸＸ　　　　００００ＭＵＸ−ＤＥＬ
ＡＹ　２　　　　　１０００　　　　　Ｘ０ＸＸ　　　
　１０１０１０００　　　　　ＸＩＸＸ　　　　　１１
００ＣＬＥＡＲ−ＣＮＴ　　　　　　　１０１０　　　
　　Ｘ０ＸＸ　　　　１１１１１０１０　　　　　ＸＩ
ＸＸ　　　　　１１００ＮＡＫ　　３　　　　　　　　
　　１１００　　　　　ＸＸＸＸ　　　　　１１０１Ｎ
ＡＫ　４　　　　　　　　　　１１０１　　　　　ＸＸ
ＸＸ　　　　　１０１０−＾ＩＴ−ＦＯＲ−ＣＭＤ　　
　　　１１１１　　　　００ＸＸ　　　　　１１１１１
１１１　　　　０１ＸＸ　　　　　１０１１１１１１　
　　　１０ＸＸ　　　　０００１１１１１　　　　　１
１ＸＸ　　　　　１０１１ＬＯ＾Ｄ−ＩＱ　　　　　　
　　１０１１　　　　ＸＸＸ０　　　１０１１１０１１
　　　　　ＸＸＸＩ　　　　１００１ＣＮＴ−ＤＥＬＡ
Ｙ　　　　　　１００１　　　　ＸＸＸＸ　　　　００
０１非使用状態からの遷移 ００１０　　　　ＸＸＸＸ　　　００００００１１　　
　　ＸＸＸＸ　　　００１００１１０　　　　ＸＸＸＸ
　　　０１０００１１１　　　　ＸＸＸＸ　　　０１１
０１１１Ｑ　　　　ＸＸＸＸ　　　１１１１表３ ＣＰＵ−ＲＥＱＯＱ Ｓ−ＳＥＬＥＣＴ＝ＳＮＤＣＨＤ　＆　５ＮＤＳＥＬＭ
ＰＴＹ ＴＩＭＥＯＵＴ ＰＯＬＬ−ＰＲＯＣ ＥＮＤ ＡＫ−ＩＮ ＣＮＴ　０ ＷＡＩＴ−ＦＯＲ−ＯＱ　　　００００　　　Ｘ０ＸＸ
ＸＯＸＸ　　　００００００００　　　　Ｘ０ＸＸＸＩ
ＸＸ　　　　１０００００００　　　　ＸｌＸＸＸ０Ｘ
Ｘ　　　　０１１０００００　　　　ＸＩＸＸＸＩＸＸ
　　　　０１１ＯＮＡＫ　１　　　　　０１１０　　　
　ＸＸＸＸＸＸＸＸ　　　　０１００ＮＡＫ　　２　　
　　　　　　　　０１００　　　　　　ＸＸＸＸＸＸＸ
Ｘ　　　　　　００００−ＡＩＴ−ＦＯＲ−ＣＭＤ　　
１０００　　　０００００ＸＸＸ　　　　１０００ｔｏ
ｏｏ　　　　ｔｏｘｘｘｘｘｘ　　　　ｏｏｏ。
ｔｏｏｏ　　　　ｘｘｉｘｘｘｘｘ　　　　ｏｏｏ。
ｔｏｏｏ　　　　ｏｘｏｔｘｘｘｘ　　　　ｔｏｏ。
１０００　　　１ＸＯＩＸＸＸＸ　　　　００００ｔｏ
ｏｏ　　　　ｏｘｏｏｘｘｘｘ　　　　ｉｏｏ。
１０００　　　１１００ＸＸＸＸ　　　　００００ｔｏ
ｏｏ　　　　０ＯＯＯＩＸＸＸ　　　　１１００１００
０　　　０１００１ＸＸＸ　　　　１０００１０００　
　　１１００１ＸＸＸ　　　　００００１０００　　　
　Ｘ１００ＯＸＸＸ　　　　１１０１ＲＥＳＰＯＮＤ−
Ｔｏ−ＰＯＬＬＩｌｏｏ　　　　　　ＸＸＸＸ０ＸＸＸ
　　　　　　１０００１１００　　　　　ＸＸＸＸＩＸ
ＸＸ　　　　　１１００Ｂ［ｌ５−ＤＥＬＡＹ　　　　
　１１０１　　　　ＸＸＸＸＸＸＸＸ　　　　１１１０
ＰＯＬＬ−ＲＣＶＲ１１１０ＸＸＸＸＸＸＸＸ　　　　
１１１１ＳＥＮＤ　　　　　　　　１１１１　　　　Ｘ
ＸＸＸＸＸ０Ｏ１１１１１１１１ＸＸＸＸＸＸ０Ｉ　　
　　１００１１１１１　　　　ＸＸＸＸＸＸｌ０　　　
１０００１１１１　　　　ＸＸＸＸＸＸ１１　　　１０
０１００ＯＣＬＲ−ＴＩ　　　　１００１　　　ＸＸＸ
ＸＸＸＸＸ　　　１０００非使用状悪からの遷移 ０００１　　　ＸＸＸＸＸＸＸＸ　　　１０００００１
１　　　ＸＸＸＸＸＸＸＸ　　　１０００００１０　　
　ＸＸＸＸＸＸＸＸ　　　０１０００１０１　　　ＸＸ
ＸＸＸＸＸＸ　　　１１１００１１１　　　ＸＸＸＸＸ
ＸＸＸ　　　１０００１０１１　　　ＸＸＸＸＸＸＸＸ
　　　１００Ｇ”　　　　　　　　　　　　　１０１０
　　　ＸＸＸＸＸＸＸＸ　　　０１１１ここで、第５図
〜第８図および表１〜表３を参照すると、バス・コント
ローラ状態マシンは、クロックサイクル１〜３において
ポール・プロセッサ信号を表明する。このポール・プロ
セッサ信号は、送信状態マシンに受け取られ、　　−＾
ＩＴ−ＦＯＲ−ＣＯＭＭＡＮＤ状態からＲＥＳＰＯＮＤ
−ＴＯ−ＰＯＬＬ状態への遷移が起こる。
次に、状態マシンは、ＯＵＴ　Ｑバッファ（ＲＡＭ）１
６０に記憶されたパケットを送信する準備が完了してい
るか否か決定する。もしそのパケットを送信する準備が
完了していれば、　送信状態マシン１６４は、ライン１
７５のＲＥＳＰＯＮＤ−ＴＯ−ＰＯＬＬ信号の状態を制
御して、ＭＩＸ　１６３に送信マスク発生器１６３ａを
Ｄバス５７に接続させる。送信マスク発生器１６３ａは
、そのプロセッサに割り当てられたＤバス５７の特定ラ
インに信号を表明し、その特定プロセッサが送信準備が
完了していることを指示する。もしそのプロセッサが送
信準備が未了であれば、送信状態マシン１６４は、ライ
ン１７３のＲＥＳＰＯＮＤ−ＴＯ−ＰＯＬＬ信号の状態
を制御して、ＭＩＸ　１６３にレジスタ１６２をＤバス
５７に接続させる。　レジスタ１６２は、Ｄバス５７の
特定ラインに信号を表明して、そのプロセッサが送信準
備が未了であることを指示する。前述のように、Ｄバス
５７は、１６本の個別ラインを有し、各ラインは、バス
５フに接続された１６個のプロセッサの定められた１つ
に割り当てられている。したがって、送信準備完了プロ
セッサに割り当てられたデータ・ラインが表明され、送
信準備未了プロセッサに割り当てられたデータ・ライン
が表明されない場合に、送信マスクが作られる。この送
信マスクは、第８八図のグラフ２０２に示すように、ク
ロックサイクル２〜４のとき、データ・バスに表明され
る。第８Ｂ図に、送信マスクを示す、送信マスクは、バ
ス・コントローラに受け取られ、バス・コントローラは
、クロックサイクル４〜６のとき、ＰＯＬＬ−ＰＲＯＣ
状態からＮＵＬＬ状態へ遷移する。ＮＤＬＬ状態のとき
、バス・コントロール状態マシンは、送信マスクを読み
取り、どのプロセッサがデータを送信する準備ができて
いるかを決定する。そのあと、バス・コントローラは、
５ＥＮＤ状態へ遷移し、Ｅバスの上に５ＥＮＤ　Ｃ０Ｍ
Ｍ＾ＮＤ信号を発生する。
また、バス・コンＩ・ローラは、第８八図のグラフ２０
２に示すように、クロックサイクル６と７のとき、送信
プロセッサのアドレスをＤバスに表明することで、準備
完了プロセッサの中から送信プロセッサを選択する。、
Ｄバスに表明されたアドレスで識別された送信プロセッ
サ状態マシンは、ＦＬＵＳ−ＤＥＬＡＶ状態へ遷移し、
１クロツクサイクルの間バスが整定するままにし、その
あと、　　ＰＯＬＬ−ＲＥＣＥＩＶＥＲ状態へ遷移する
。
ＰＯＬＬ−ＲＥＣＥＩＶＥＲ状ａニオイテ、送信フロセ
ッサは、第８Ａ図のグラフ２０２に描いであるように、
０υＴ待ち行列バッファ１６０内の最初の語をＤバスに
転送する。第８Ｃ図に、パケットの語ＯＯの書式を示す
、同時に、バス・コントローラ状態マシンは、５ＥＮＤ
状態からロ＾Ｔ＾−ＸＦＥＲ状態へ移行し、第８八図の
グラフ２００に描いであるように、Ｅバスにデータ転送
信号を表明する。これで、バス・コントローラ３フは、
バスに対する送信プロセッサのアクセスに同意した。も
し送信準備未了であれば、送信プロセッサは、Ｎ＾にラ
イン６４にＮＡＫ信号を表明して、準備未了であること
をバス・コントローラに指示する。Ｎ＾に信号を受け取
らない限り、バス・コントローラ３７は、自動的にＤＡ
ＴＡ−ＸＦＥＲサイクルの問、ＤＡＴＡ−ＸＦＥＲ状態
のままである。その場合には、送信プロセッサからの転
送は中止される。
バス・コントローラ３７は、５ＥＮＤ状態を表明し、別
の準備完了プロセッサを選択して送信プロセッサにする
６もしＮＡＫ信号を受け取らなければ、送信プロセッサ
は、このクロックサイクルのとき、受信命令ライン６２
に表明し、データ・パケットの第１語でＤ　Ｂｕｓ　５
７を駆動し続ける。そのあと、受信状態マシン９６は、
ＩＩＩＡＩＴ−ＦＯＲ−ＣＨＤ状態からしＯ＾Ｄ−ＩＱ
状態へ移行する。クロックサイクル９では、ＩＮ待ち行
列カウンタ１１０、ＯＵＴ待ち行列カウンタ１８４、お
よびバス・コン１〜ロール状態マシン７０内のカウンタ
が、１６クロツクサイクル（カラン、ト００からカウン
ト１５まで）のカウントを開始する・ＩＮ待ち行列カウ
ンタとＯＵＴ待ち行列カウンタは、それぞれＩＮ待ち行
列バッファ９０とＯＵＴ待ち行列バッファ１６０のアド
レス空間に及んでいる。以下詳しく述べる５ＣＬＫ／Ｒ
ＣＬＫタイミング方式に従って、ＯＵＴ待ち行列バッフ
ァ１６０からパケットの語が、バスへ転送され、ＩＮ待
ち行列バッファ９０に刻時される。１６クロツクサイク
ルの終りに、カウンタから出力されたカウント１５によ
り、バス・コントロール状態マシンハ、ＤＡＴＡ−ＸＦ
ＥＲ状態からＮＵＬＬ状態へ、送信バッファ状態マシン
は、５ＥＮＤ状態からＣＬＲ−ＴＩＭＥＲ状態へ、受信
バッファ状態マシンは、ＬＯ＾Ｄ−ＩＱ状態からＣＮＴ
−ＤＥＬＡＶ状態へ、それぞれ移行する。上記のＤＥＬ
ＡＶ状態およびＮＵＬＬ状態によって、バスは、別のパ
ケットを転送する前に、整定することができる。
続いて、バス・コントロール状態マシン７０は、５ＥＮ
Ｄ状態へ戻り、送信準備の完了した次のプロセッサのア
ドレスをＥバスに置く。すべてのプロセッサがパケット
を転送してしまうまで、各送信準備完了プロセッサにつ
いて上記のサイクルが続行される。そのあと、バス・コ
ントロール状態マシンは、５ＥＮＤ状態からＰＯＬ−Ｐ
ＲＯＣ状態へ移行し、上記のプロセスを繰り返す。
このように、データの転送は、第１のプロセッサがデー
タの１６語のパケットを第２のプロセッサへ送信するこ
とから成る。データの転送は、プロセッサが一括ポール
に応答したあと、バス・コントローラが送信する第１の
プロセッサを選択すると、開始される。バス・コントロ
ーラは、５ＥＮＤコードをＥバスに表明し、かつ第１の
プロセッサのアドレスをデータ・ライン０４〜０フおよ
び１２〜１５に表明することによって、送信するプロセ
ッサを選択する。もし送信準備が未了であれば、第１の
プロセッサは、２つのサイクルについて選択を承認しな
い旨のＮＡＫを表明する。　ＮＡＫ信号を受け取ると、
バス・コントローラは、送信プロセッサすなわちセンタ
の選択を中止し、配列内の次のセンダの選択を進める。
もし送信準備を完了していれば、第１のプロセッサは、
　　ＲＥＣＥＩＶＥＣＭＭ＾ＮＤラインおよびそのＩＮ
待ち行列のパケットの第１語をＤバスに表明する。パケ
ットの第１語は、第２の受信プロセッサのアドレスを含
んでオリ、ＲＥＣＥＩｖＥＣＭＭ＾ＮＤライントパケッ
トノ第１語との組み合わせによって、受信するプロセッ
サが独自に選択される。もし受信準備が未了であれば、
第２のプロセッサは、２つのサイクルについてＮＡＫを
表明する。そのＮＡＫを受け取ると、第１のプロセッサ
は、現在のデータ転送を中止し、ＷＡＩＴ−ＦＯＲ−Ｃ
ＨＤ状態でバス・コントローラがらの次の一括ポールを
待つ、バス・コントローラは、ＮＡＫを受け取ると、転
送が不成功であったと仮定し、現在のデータ転送を中止
したあと、次のセンダを選択する。第１のプロセッサと
バス・コントローラは、共にＮＡＫを監視していなけれ
ばならないことに留意されたい。
もしパケットの受信が可能であれば、第２のプロセッサ
は、下記のように、ＲＣＬにの能動端線を使用してデー
タをそのＩＮ待ち行列に刻時する。
パケットを読み取ったあと、第２のプロセッサは、その
ＩＮ待ち行列バッファがホストＣＰυによって空にされ
るまで、受信に使用することができなくなる。
以上のデータ転送は、もしＮＡＫを受け取らなければ、
第１のプロセッサは転送が成功したちのと仮定する、オ
ーブン・ループ方式で行われる。
このオーブン・ループ動作によって、バス・プロコトル
は、積極的肯定応答を必要とした場合よりも、効率よく
操作することが許される。
各受信状態マシンは、実際には、２個のインタロック状
態マシンで構成される。第１の受信状態マシンは、プロ
セッサ・クロックで刻時され、マイクロ操作命令に応答
する。第２の受信状態マシンは、ＲＣＬＫで刻時され、
第１受信状態マシンからの命令のほか、バスからの命令
に応答する。
２個のマシン間の命令は、二重に同期されている。第６
図は、受信状態マシンの状態遷移図を示す。
第２の受信状態マシンは、プロセッサとバスの間で、Ｉ
Ｎ待ち行列の所有を調停する。もしこのマシンがＭＵＸ
−ＤＥＬＡＹ　、貼ＩＴ−ＦＯＲ−ＩＱ　、　ＮＡＫ　
１．４Ｊｌ　　　　　　　またはＮＡＫ　２の状態であ
れば、待ち行列は、プロセッサによって所有される。も
しこのマシンがその他の状態であれば、待ち行列は、バ
スによって所有される。
第２の受信状態マシンが一＾ＩＴ−ＦＯＲ−ＩＱ状態で
あると仮定する。もし別のプロセッサが、このプロセッ
サを、この状態にあるとき、レシーバとして選択しよう
とすれば、マシンは２つのサイクルについてＮＡＫ信号
を表明する。　ＮＡＫの表明によって、送信中のプロセ
ッサは、転送を中止する。
ＩＮ待ち行列を空にし、別のパケットを受信する準備が
できると、プロセッサは、ＧＩＶＥ−ＩＱマイクロ操作
を実行する。この操作により、第１の受信状態マシンは
、ＩＤＬＥ状態からＲＥＣＥＩＶＥ状態へ移行する。こ
の遷移により、第２の受信状態マシ７Ｌｔ、ＷＡＩＴ−
ＦＯＲ−ＩＱ状態カラＭＵＸ−ＤＥＬＡＹ　２状態へ移
行ｔ６．　、、：ノＭＵＸ−ＤＥＬＡＹ　２状態により
、第１の受信状態マシンは、ｌ０ＬＥ状態へ戻り、次の
マイクロ操作命令を待つ、第２の受信状態マシンは、Ｍ
ＵＸ−ＤＥＬＡＹ　２状態から、ＣＬＥＡＲ−ＣＮＴ状
態を経由しテＩ！ＩＡＩＴ−ＦＯＲ−ＣＨＩ）状態へ移
行する。もし１４（ＩＸ−［）ＥＬＡＹｌまたはＣＬＥ
ＡＲ−ＣＮＴ状態にあるときに選択されれば、受信プロ
セッサは、ＮＡＫを表明する６バスで刻時されたマシン
が一＾ＩＴ−ＦＯＲ−ＣＨＤ状態にある限り、ＩＮ待ち
行列は、バスによって所有される。プロセッサは、ＣＰ
Ｕ−ＲＥＱ−ＩＱマイクロ操作命令を実行することによ
って、待ち行列の所有権を再び所得することができる。
この命令により、第２の受信状態マシンは、ＷＡＩＴ−
ＦＯＲ−ＩＱ状態へ移行し、ここでプロセッサが待ち行
列を所有する。
そのあと、第１の受信状態マシンは、ｌ０ＬＥ状態へ戻
る。
第２の受信状態マシンは、バス上の別のプロセッサによ
って受信するよう選択されると、−＾ＩＴ−ＦＯＲ−Ｃ
ＭＤ状態からＬＯ＾Ｄ−ＩＱ状態へ移行し、１６語をＩ
Ｎ待ち行列にロードしてしまうまでＬＯ＾ローｔｑ状態
のままである。そのあと、第２の受信状態マシンは、Ｃ
ＷＴ−ＤＥＬＡＶ状態を経由して貼ＩＴ−ＦＯＲ−ＩＱ
状態へ移行するので、待ち行列の所有権は、プロセッサ
に戻る。ＣＮＴ−ＤＥＬＡＹ状態は、クロック入力をス
イッチする前に、ＩＮ待ち行列アドレス・カウンタへの
許容入力が、確実に取り下げられるようにする。
送信状態マシンは、実際には、２個のインタロック状態
マシンで構成される。第１のマシンは、プロセッサ・ク
ロックで刻時され、マイクロ操作命令に応答する。第２
のマシンは、５ＣＬＫで刻時され、バス上の実際の信号
を制御する。２個のマシン間の信号は、適当なりロック
で二重に同期される。
ＯＵＴ待ち行列の所有権は、第２の状態マシンで制御さ
れる。第２の状態マシンが一＾ＩＴ−ＦＯＲ−ＯＱ、Ｎ
ＡＫ　１　、まり？、ｔＮＡＫ　２　ノ状態にある限り
、ＯＵＴ待ち行列は、プロセッサによって所有され、も
し他の状態にあれば、バスによって所有される。パケッ
トは、待ち行列がバスによって所有されているときだけ
、送信することができ、プロセッサは、待ち行列を所有
しているときだけ待ち行列を処理することができる。
第２の状態マシンがＩＩＩＡＩＴ−ＦＯＲ−ＣＨＤ状態
であると仮定する。もしバス・コントローラからポール
命令を受け取り、待ち行列が空でなく、かつ時間が終了
していなければ、第２の状態マシンは、ＲＥＳＰＯＮＤ
−Ｔｏ−ＰＯＬＬ状態へ移行する。この状態で、第２の
状態マシンは、バス・コントローラによつてポール命令
が引き下げられるまで、ポール・マスクをバスへ送り出
し、そのあと、ＷＡＩＴ−ＦＯＲ−ＣＨＤ状憇へ戻り、
別の命令を待つ。
バス状態マシンは、バス・コントローラによって送信す
るよう選択され、待ち行列が空でなく、かつタイマが終
了していない場合にだけ、−＾ＩＴ−ＦＯＲ−ＣＨＤ状
態からパケットを送信する状態へ移行する。１３ＵＳ−
ＤＥＬＡＹ状態は、新しいプロセッサ（すなわち、この
プロセッサ）がバスを駆動し始めたとき、バス上の伝搬
遅れに対し、１バスサイクルを見越している。受信プロ
セッサは、ＰＯＬＬ−ＲＣＶＲ状態で選択される。送信
プロセッサは、レシーバは受信準備が完了しているもの
と仮定して、パケットの残りを送信し始める。もし送信
過程中いつでもＮＡＫが表明されれば、プロセッサは、
　−＾ＩＴ−ＦＯＲ−ＣＨＤ状態へ戻ることによって、
パケットの送“ゝ　　　信を中止する。もしＮＡＫが表
明されずに、すべでの語が送信されれば、プロセッサは
、送信がうまく行ったものと想定する６そのあと、プロ
セッサは、ＣＬＲ−ＴＩＭＥＲ状態で、送信タイマをク
リアし、そして待ち行列内の次のパケットを指すためｎ
ｕｓ−ＰＡＣＫＰＮＴカウンタを増分する。
バス状態マシンは、−＾ＩＴ−ＦＯＲ−ＣＭＤ状憇にあ
るときだけ、プロセッサからの所有要求に応答し、その
あと、誓＾ＩＴ−ＦＯＲ−ＯＱ状態へ移行し、待ち行列
の所有権をプロセッサに与える。もし−＾ＩＴ−ＦＯＲ
−Ｏｑ状態にある間に送信するよう選択されれば、バス
状態マシンは、２つのサイクルについてＮＡＫ信号を表
明する。このＮＡＫにより、バス・コントローラは、こ
のセンダの選択を中止する。プロセッサは、ＯＵＴ待ち
行列を完成すると、−＾（Ｔ−ＦＯＲ−ＣＨＤ状態へ移
行することによってその待ち行列をバスマシンに与える
。この状態によって、バス状態マシンはパケットの送信
を始める。ＯＵＴ待ち行列が空になると、バス状態マシ
ンは、ＷＡＩＴ−ＦＯＲ−ＯＱ状態に移行する。この結
果、ＯＵＴ待ち行列が空になると、ＯＵＴ待ち行列の所
有権は、プロセッサのものになる。
バス・コントローラからのバス・リセット命令は、ＯＵ
Ｔ待ち行列の所有者しだいで送信状態マシンに対してい
くらか異なる効果を有する。もしプロセッサがＯＵＴ待
ち行列を所有していれば、バス・リセット命令は、送信
状態マシンをＩＩＩＡＩＴ−ＦＯＲ−ＯＱ状態にする。
これに対し、もしバスがＯＵＴ待ち行列を所有していれ
ば、バス・リセット命令は送信状態マシンを一＾ＩＴ−
ＦＯＲ−ＣＨＤ状態にする。
上記のプロトコルは、データ転送すなわち送信サイクル
を開始する前に、選択されたプロセッサから積極的肯定
応答を要求せず、その代わり、否定応答で、選択された
プロセッサが要求された機能を実行する準備が完了して
ないことを指示しない限り、自動的に送信サイクルを開
始させる。この否定応答方式の使用により、プロトコル
に付随するオーバヘッド時間が短縮されるので、システ
ムのデータ転送速度が高められる。
次に、第１のプロセッサ（センダ）内の語をバスへ転送
し、そのバス上の語を第２のプロセッサ（レシーバ）へ
転送するためのタイミング基準を確立することに関する
システム・プロトコルの特徴について述べる。
第９図は、各種のクロック信号とデータの遷移を示すタ
イミング図である。ＲＥＦＣＬに３００は、バス。
コントローラ発振器７２の出力である。　ＳＣＬに３０
２とＲＣＬＫ　３０４は、共にＲＥＦＣＬＫ　３００か
ら得られたものであるから、相対的位′相は異なるが、
周波数は同じである。
各５ＣＬＫパルスの前縁は、対応するＲＥＦＣＬＫパル
スの前縁に対して時間遅れＯＳと他の回路素子によって
生じた時間遅れだけ遅れている。この時間遅れＤＳは、
バス・コントローラ遅延素子７６（第２図）によって作
られる。
同様に、ＲＥＦＣＬにパルスの前縁は、ＳＣＬにパルス
の前縁に対して遅延素子１９０によって作られた量ＤＲ
と他の回路素子によって生じた時間遅れだけ遅れている
。
第４図に示したように、５ＣＬＫパルスは、センダのＯ
ＵＴ待ち行列パイプライン・レジスタ１６２からＤバス
にデータを刻時するストローブとして使用される。　Ｒ
ＣＬＫパルスは、５ＣＬＫパルスを遅延素子１９０を通
してＲＣＬにライン６８へ転送して、センダ側で作られ
る。
第３図を参照すると、ＲＣＬＫパルスは、Ｄバスからレ
シーバのＩＮ待ち行列パイプライン・レジスタ１９２に
データを刻時するストローブとして使用される６ 再び第９図を参照すると、５ＣＬＫパルスの前縁を受け
取ると、センダの０■Ｔ待ち行列パイプラインレジスタ
１６２からパケット内の連続語が転送される。したがっ
て、各データ語サイクルの時間は、クロック・サイクル
の周期に等しい。各データ語サイクルの前縁は、５ＣＬ
Ｋパルスの前縁に一致している。
バスへ転送される各語は、Ｄバス５７の個々のラインに
表明された１組の高低の電圧レベル信号で構成される。
これらの信号の伝搬は、伝送路内に各構成部品によって
遅れる。特に、Ｄバス自体に１　　　　　　よって生じ
る時間遅れ（Ｔｂｕｓ）は、センダとレシーバ間のバス
の長さで左右される。
本方式では、任意の２つのプロセッサ間で伝送を行うこ
とがある。したがって、値Ｔｂｕｓは、最大値（センタ
とレシーバは、バスの両端に位置している）から最小値
（センダとレシーバは、バス上で隣接している）まで変
化することがある。
信号ＲＣＬＫは、センダ側で作られ、データ語サイクル
に対して同調される。データ語がレシーバで有効である
時間の中ごろにＲＣＬＫパルスの前縁が到着するように
、値［ＩＲが選ばれる。データ語とＲＣＬＫパルスは、
センタ側で作られ、共にバス上をレシーバまで伝ぱする
ので、バス伝搬遅れ（Ｔｂｕｓ）は、両信号についてほ
ぼ同じである。このように、本方式は、バス上のセンタ
とレシーバの相対的位置に起因するバス伝搬遅れの変動
を補償し、その変動に対するあらゆる従属関係を取り去
っている。
どのバス方式でも、バスの種々のライン上の２点間の伝
搬遅れは、厳密に言えば等しくなく、製造上の不完全さ
やその他の物理的作用のために異なる。任意の２信号に
関する伝搬遅れ間の最大の変動は、バスのスキュー時間
である。したがって、センダ側でデータ語とＲＣＬＫパ
ルスとの間に確立された位相関係は、両信号がバスに沿
って伝ぱするので、保たれない。
第１０図は、プロセッサ対プロセッサのデータ転送のと
き、レシーバＩＱパイプライン・レジスタにおけるデー
タ語とＲＣＬＫ信号との相対的タイミング関係を示す。
スキューのために、ＲＣＬＫ信号の前縁の位置は、時間
間隔ＴＲｍａｘ　−ＴＲｍ１ｎにわたって変わることが
ある。
第１０図に示すように、ＩＮ待ち行列パイプライン・レ
ジスタ９２の電気的特性は、ＲＣＬＫパルスの前縁が到
達する前、最小準備時間ＴＳＵの間、データ語がＩＮ待
ち行列パイプライン・レジスタ９２の入力側で有効であ
ることを必要とする。さらに、データ語は、ＲＣＬＫパ
ルスの到達後、最小保留時間ＴＨの間、有効のままでな
ければならない。
ＴＳＵとＴ１１の和は、ＩＮ待ち行列パイプライン・レ
ジスタ９２が必要とするタイミング・マージンである。
５ＣＬＫの周期は、少なくともタイミング・マージンと
バスの最大スキュー時間との和に等しくなければならな
い。このため、データ転送速度は、レシーバ側のＲＣＬ
にパルスとデータ語間の最大スキューによって制限され
る。また、バスの両端に位置するプロセッサ間のデータ
転送のときに最大スキューが生じるので、最大データ転
送速度は、バスの長さで左右される。
本発明に使用されるデータ転送方式は、非同期式である
。データ語とＲＣＬＫパルスとの相対的タイミングは、
送信プロセッサによって確立される。
データ語は、決められたすべての時間に全バス上で有効
である必要はないが、ただ両信号がバスに沿って伝ぱす
るときＲＣＬＫに対して有効であることが必要である。
したがって、決められた時間に数個のデータ語がバスに
沿って伝ばしていることがある。バスは、決められた時
間に数個の語を記憶するパイプライン・レジスタとして
機能することができる。
同期式バス・プロコトルの場合は、１つのクロック信号
ですべてのデータ伝送を制御する。レシーバは、バスに
沿ってどの点に配置されるかも知れないので、データ語
は、レシーバのＩＮ待ち行列部に記憶される前に全バス
上で有効でなければならない。同期式システム・クロッ
クの周期は、少なくともタイミング・マージン要求に等
しい時間間隔の間にＤバス５７の全長にわたってデータ
信号が十分に整定できる長さを有しなければならない。
したがって、クロックの最大周波数は、バスの一端から
他端までの信号の伝搬遅れで決まる。
発明の効果 同期式バス・システムより優れている本システムの利点
は、明らかである。システムの最大データ転送速度は、
バスの長さによって決まる。しかし、本システムでは、
この最大転送速度は、決められたプロセッサ側のタイミ
ング・マージンと、バスの長さによる最大スキューによ
って決まるのに対し、同期式システムの場合は、バスの
両端間の伝搬遅れによって転送速度が決まる。一般に、
禾　　　　スキュー時間は、伝搬遅れより短いので、本
システムの最大転送速度は、従来のバス・システムの転
送速度より大きい。
以上特定の実施例について発明を説明したが、関連分野
の専門家は、さまざまな修正や代替を思い浮かべるであ
ろう。たとえば、データ・パケット内の語数は、任意の
長さにすることができよう。
本発明にとって、個々の状態遷移テーブルや状態マシン
は、決定的に重要ではない。したがって、本発明は、特
許請求の範囲の記載以外には、限定されないものと考え
る。
【図面の簡単な説明】
第１図は、マルチプロセッサ・バス・システムの略図、 第２図は、バス・コントローラの略図、第３図は、プロ
セッサ間制御装置の共用ＩＮ待ち行列部の略図、 第４＾図は、プロセッサ間制御装置の共用０１ＪＴ待ち
行列部の略図、 第４Ｂ図は、ＯＵＴ待ち行列アドレッシングのための論
理の略図、 第４Ｃ図は、ＯＵＴ待ち行列アドレッシングのための実
際の回路網の略図 第５図は、バス・コントローラの動作を示す状態図、 第６図は、受信状態マシンについてＩＮ待ち行列部の動
作を示す状態図、 第７図は、ＯＵＴ待ち行列部の動作を示す状態図、第８
八図は、Ｅバス、Ｄバス、受信命令ライン、およびＮＡ
Ｋライン上の信号の遷移を示すタイミング図、 第８Ｂ図は、送信マスクの略図、 第８Ｃ図は、パケットの語００の略図、第９図は、各種
のクロック信号と、データ遷移を示すタイミング図、 第１０図は、レシーバ側におけるＲＣＬＫパルスとデー
タ語との相対的位置関係を示すタイミング図である。 符号の説明 ３１・・・マルチプロセッサ・システム、３３・・・プ
ロセッサ・モジュール、 ３５・・・プロセッサ間バス、３７・・・バスコントロ
ーラ、５５・・・プロセッサ間制御装置、 ５７・・・バスデータライン（Ｄバス）、５９・・・制
御ラインとパリティライン（Ｅバス）、６２・・・受信
命令ライン、　６４・・・ＮＡＫライン、６５・・・Ｉ
Ｎ待ち行列部、６６・・・クロック（ＳＣＬＫ）ライン
、６７・・・共用ＯＵＴ待ち行列部、 ６８・・・クロック（ＲＣＬに）ライン、７０・・・状
態マシン、　　　７２・・・発振器、７４・・・パイプ
ラインレジスタ、 ７６・・・遅延素子、　　　　７８・・・出力トランシ
ーバ、８０・・・入力トランシーバ、９０・・・ＩＮ待
ち行列バッファ、９２・・・ＩＮ待ち行列パイプライン
レジスタ、９４・・・５Ｎ−ＳＪ　ｔ＜ス、　　　９６
・・・受信状態論理マシン、９８・・・ＣＰＵ制御状態
論理マシン、１００・・・５−ＦＵＮバス、　　１０２
・・・受信ライン、１０４・ＲＥＱ−ＩＱ　ライン、１
０５．、、中央処理装置（ｃｐυ）、１０６・・・ＣＬ
Ｒライン、　　１０７・・・主メモリ、ＣＬＲライン、
１０８・・・ＣＰＵ−０ＷＮＳ−ＩＱライン、１１０・
・・ＩＮ待ち行列カウンタ、 １１１・・・ＭＵＸ、　　　　　　１１２・・・アドレ
スバス、１１３・・・ホストプロセッサ、 １１５・・・マイクロプログラム、 １６０、、、ＯＵＴ待ち行列バッファ、１６２・・・Ｏ
Ｑパイプラインレジスタ、　１６３・・・ＭｕＸ、１６
３ａ・・・送信マスク発生器、 １６４・・・バス送信状態マシン、 １６６・・・ＣＰＵ制御制御送信状シマシン６８・・・
ＮＡＫ−ＩＮライン、　１７０・・・５ＥＮＤライン、
１７２・・・ＲＥＱ−ＯＱライン、 １７３・ＯＵＴＱ−ＮＯＴ−ＥＭＰＴＹ　ライン、１７
４・Ｃ０ＵＮＴ　ＺＥＲＯライン、１７５・・・ＲＥＳ
Ｐ−ＴＯ−ＰＯＬＬライン、１７６−ＮＡＫ−ＱＩＪＴ
　ライン、ＣＰＵ−０ＷＮＳ−ＯＱ　ライン、１７８・
・・ＣＮＴ−ＥＮ−ＣＬＲライン、１７９・・・ＲＥＳ
ＰＯＮＤ−ＴＯ−ＰＯＬＬライン、１８０−ＴＩＭＥＯ
ＵＴ−＞イア、１８２−ＧＭＴ−ＥＮ−ＣＬＲ−ｙイン
、１８４・・・ＯＵＴ待ち行列（Ｑ）カウンタ、１８４
ａ　、　１８４ｂ　、　１８４ｃ・・・カウンタ、１８
Ｂ、、、　ＭＵＸ　、アドレスバス、１９０・・・０ｔ
ｌＴ待ち行列遅延素子、２００．２０２，２０４，２０
６・・・各信号の遷移を示す線、３００．３０２，３０
４・・・クロック信号。 ０ＵＴ−０バツフア ＦＩＧ、、４Ｂ。 ＦＩＧ　　４Ｃ プロセッサ　ＯＯプロセッサ　１４ 送信準備完了　　　　　　　　　送信準備完了ＦＩＧ−
θａ ＦＩＧ、−θＣ ＦＩＧ、　　９゜ ＦＩＧ　　１０゜

Claims (14)

    【特許請求の範囲】
  1. （１）バスと、前記バスに接続され、パケット転送サイ
    クルのときデータ語のパケットを交換することができる
    第１プロセッサと第２プロセッサを含む２以上のプロセ
    ッサと、前記プロセッサによるバスに対するアクセスを
    制御してセンダとレシーバのプロセッサ対を確立するバ
    ス・プロトコル装置とを有する形式のマルチプロセッサ
    計算機システムであって、前記バス・プロトコル装置は
    、 前記プロセッサに最初のポールを行い、どのプロセッサ
    がパケットを前記バスを通じて送信する準備が完了した
    かを決定する手段、 選択されたプロセッサが送信準備未了であることを指示
    する手段、 前記準備完了プロセッサの中から特定の１つを送信プロ
    セッサとして順番に選択し、データ転送サイクルのとき
    前記選択されたプロセッサがそのパケットを送信するこ
    とができるように前記選択されたプロセッサのバスに対
    するアクセスを許容し、前記選択されたプロセッサの１
    つが送信準備未了を指示しない限り前記準備完了プロセ
    ッサの全部がそれらのパケットを送信するまで、センダ
    ・プロセッサにすべき前記準備完了プロセッサの別の１
    つをオープン・ループ方式で選択する手段、 バスに対するアクセスを拒否して選択されたプロセッサ
    が送信準備未了であることを指示し、データ転送サイク
    ルの終了前に前記準備完了プロセッサの別の１つを送信
    プロセッサとして選択する手段、 前記準備完了プロセッサの全部がそれらのパケットを送
    信してしまったか、または送信準備未了であることを指
    示したとき、プロセッサに第２のポールを行う手段、 から成ることを特徴とするマルチプロセッサ計算機シス
    テム。
  2. （２）バスと、前記バスに接続され、パケット転送サイ
    クルのときデータ語のパケットを交換することができる
    第１および第２プロセッサを含む２以上のプロセッサと
    、前記プロセッサによるバスに対するアクセスを制御し
    てセンダとレシーバのプロセッサ対を確立するバス・プ
    ロトコル装置とを有する形式のマルチプロセッサ計算機
    システムであって、前記バス・プロトコル装置は、 全プロセッサを同時にポーリングして、どのプロセッサ
    がパケットを前記バスを通じて別のプロセッサへ送信す
    る準備が完了したかを決定する手段、 前記各準備完了プロセッサを送信プロセッサとして順番
    に選択する手段、 選択された送信プロセッサ側で、前記選択された送信プ
    ロセッサが送信準備未了であることを指示する手段、 前記選択された送信プロセッサが送信準備未了であるこ
    とを指示しない限り、各選択された準備完了プロセッサ
    についてデータ転送サイクルを開始し、前記選択された
    プロセッサがデータの送信をできるようにする手段、 前記選択されたプロセッサがデータ転送サイクルを終了
    したとき、または送信準備未了であることを指示したと
    き、別の準備完了プロセッサを送信プロセッサとして選
    択するよう前記選択手段を制御する手段、 から成ることを特徴とするマルチプロセッサ計算機シス
    テム。
  3. （３）前記バス・プロトコル装置は、さらに、前記デー
    タ転送サイクルのとき、前記パケットを受け取る特定の
    受信プロセッサを選択する手段、 前記受信プロセッサが前記パケットを受信する準備がで
    きていないことを指示する手段、前記受信プロセッサが
    受信準備未了であることを指示しない限り、選択された
    送信プロセッサと受信プロセッサと間でデータの転送を
    自動的に開始する手段、 を備えていることを特徴とする特許請求の範囲第２項記
    載のマルチプロセッサ計算機システム。
  4. （４）前記バス・プロトコル装置は、さらに、複数の送
    信クロック・パルスから成る送信クロック・タイミング
    信号を発生する手段、 前記送信クロック信号を前記送信クロック信号発生手段
    から前記送信プロセッサへ転送する手段、 前記送信プロセッサ側で、選択された送信クロック・パ
    ルスを受け取ると、前記バスへ前記パケットのデータ語
    をストローブする手段、前記送信プロセッサ側で、前記
    選択された送信クロック・パルスから一定の時間遅れＤ
    Ｒだけ遅延した受信クロック・パルスを発生する手段、 前記受信クロック・パルスを前記送信プロセッサから前
    記受信プロセッサへ転送する手段、前記送信プロセッサ
    側で、前記受信クロック・パルスを受け取ると、前記バ
    スからデータ語をロードする手段、 を備えていることを特徴とする特許請求の範囲第２項記
    載のマルチプロセッサ計算機システム。
  5. （５）前記バス・プロトコル装置は、さらに、第１バス
    ・ラインと第２バス・ラインを備えており、前記送信ク
    ロック信号転送手段は、前記第１バス・ラインであり、
    前記第１バス・ラインによって前記送信クロック信号発
    生手段が前記各プロセッサ側で前記語ロード手段に接続
    されていること、 前記受信パルス転送手段は、前記第２バス・ラインであ
    り、前記第２バス・ラインによって、前記受信パルス発
    生手段が前記各プロセッサ側で前記語ロード手段に接続
    されていること、を特徴とする特許請求の範囲第４項記
    載のマルチプロセッサ計算機システム。
  6. （６）前記バスは、異なるバス・ラインを一端から他端
    へ伝ぱする信号の最大伝ぱ時間差である最大スキュー時
    間によって特性が表され、前記受信パルス転送手段は、
    準備時間と保留時間との和であるタイミング・マージン
    によって特性が表され、前記送信クロック信号の周期は
    、スキュー時間と前記タイミング・マージンとの和にほ
    ぼ等しいことを特徴とする特許請求の範囲第５項記載の
    マルチプロセッサ計算機システム。
  7. （７）前記ＤＲの長さは、前記送信クロック信号の周期
    の１／２にほぼ等しいことを特徴とする特許請求の範囲
    第６項記載のマルチプロセッサ計算機システム。
  8. （８）データ・バスとコントロール・バス、前記バスに
    接続されたバス・コントローラ、前記バスに接続された
    １組のプロセッサを有する形式のマルチプロセッサ計算
    機システムに使用するバス・プロトコル装置であって、 前記バス・コントローラ側で、第１ポーリング信号を発
    生し、前記第１ポーリング信号を前記コントロール・バ
    スに表明するポーリング手段、 前記各プロセッサ側で、前記第１ポーリング信号を受け
    取る手段、 前記各プロセッサ側で、前記第１ポーリング信号を受け
    取ると、応答信号を発生する手段、各プロセッサの前記
    応答発生手段は、前記データ・バスの特定の１つのライ
    ンに接続されており、前記応答信号の状態は、特定のプ
    ロセッサが送信準備を完了したかどうかを指示しており
    、データ・バスの各ラインに表明された個々の応答信号
    が、送信マスクを形成する、 前記バス・コントローラ側で、前記送信マスクを受け取
    り、どのプロセッサが送信準備を完了したかを識別する
    手段、 前記バス・コントローラ側で、前記各識別された準備完
    了プロセッサを順次選択し、各準備完了プロセッサにつ
    いてデータ転送サイクルを自動的に開始する選択手段、 選択された準備完了プロセッサ側で、選択されたとき前
    記選択されたプロセッサが送信準備未了であるかどうか
    を判断する手段、 もし選択されたプロセッサが送信準備未了であれば、前
    記バス・コントローラへ指示する手段、 前記バス・コントローラ側で、前記指示を受け取り、選
    択されたプロセッサについてデータ転送サイクルを中止
    させ、前記選択手段に次の準備完了プロセッサを選択さ
    せる手段、 前記プロセッサがオープンループ方式で連続的にポール
    され、送信準備未了の指示を受け取らない限り、前記プ
    ロセッサの選択およびデータ転送サイクルの開始が自動
    的に進行するように、前記各識別された準備完了プロセ
    ッサについて前記データ転送サイクルを開始したあと、
    前記ポーリング信号発生手段に第２ポーリング信号を発
    生させる手段、 から成ることを特徴とするバス・プロトコル装置。
  9. （９）さらに、 送信準備の完了した各選択された送信プロセッサからデ
    ータ・パケットを受け取る受信プロセッサを選択する手
    段を備えていることを特徴とする特許請求の範囲第８項
    記載のバス・プロトコル装置。
  10. （１０）前記受信プロセッサ選択手段は、 選択された送信プロセッサ側で、希望する受信プロセッ
    サを選択し、前記受信プロセッサが前記バスからデータ
    をロードするのを許容する手段、 前記受信プロセッサ側で、前記受信プロセッサがデータ
    をロードする準備が未了であることを指示する手段、 前記送信プロセッサ側で、前記受信プロセッサがデータ
    をロードする準備が未了であることを指示しない限り、
    前記受信プロセッサの選択および許容のあと、パケット
    を自動的に前記バスに転送する手段、 を備えていることを特徴とする特許請求の範囲第９項記
    載のバス・プロトコル装置。
  11. （１１）前記送信プロセッサは、さらに前記パケットを
    記憶するための記憶素子を備えており、選択された送信
    プロセッサが送信準備未了であることを指示する前記手
    段は、 前記送信プロセッサ側で、前記記憶素子が記憶されたパ
    ケットを有しているかどうかを決定する手段、 前記送信プロセッサ側で、もし前記記憶素子が記憶され
    たパケットを有していなければ、前記プロセッサが送信
    準備未了であることを指示する否定応答信号を発生する
    手段、 を備えていることを特徴とする特許請求の範囲第１０項
    記載のバス・プロトコル装置。
  12. （１２）バスと、前記バスに接続され、パケット転送サ
    イクルのときデータ語のパケットを交換することができ
    る第１および第２プロセッサを含む２以上のプロセッサ
    と、前記プロセッサによる前記バスに対するアクセスを
    制御し、センダとレシーバのプロセッサ対を確立するバ
    ス・プロトコル装置と、センダとレシーバとの間で語を
    高速度で転送するためのタイミング信号を与えるタイミ
    ング装置とを備えた形式のマルチプロセッサ計算機シス
    テムであって、前記タイミング装置は、 第１および第２バス・ライン、 複数の送信クロック・パルスから成る送信クロックタイ
    ミング信号を発生して、前記第１バス・ラインに表明す
    る手段、 前記第１バス・ラインに接続された前記送信プロセッサ
    側で、選択された送信クロック・パルスを受け取ると前
    記パケットの語を前記バスへストローブする手段、 前記送信プロセッサ側で、前記送信クロック・パルスか
    ら一定の時間遅れＤＲだけ遅延した受信クロック・パル
    スを発生して、前記第２バス・ラインに表明する手段、 前記第２バス・ラインに接続されていて、前記受信プロ
    セッサ側で、前記受信クロック・パルスを受け取ると前
    記バスから語をロードする手段、 で構成されていることを特徴とするマルチプロセッサ計
    算機システム。
  13. （１３）前記バスは、異なるバス・ラインを一端から他
    端へ伝ぱする信号の最大伝ぱ時間差である最大スキュー
    時間によって特性が表され、前記受信パルス転送手段は
    、準備時間と保留時間との和である時間マージンによっ
    て特性が表され、前記送信クロック信号の周期は、スキ
    ュー時間と前記時間マージンとの和にほぼ等しいことを
    特徴とする特許請求の範囲第１２項記載のマルチプロセ
    ッサ計算機システム。
  14. （１４）前記ＤＲの長さは、前記送信クロック信号の周
    期の１／２にほぼ等しいことを特徴とする特許請求の範
    囲第１３項記載のマルチプロセッサ計算機システム。
JP62075777A 1986-03-28 1987-03-28 マルチプロセッサ計算機システム Expired - Lifetime JPH0766367B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US845906 1986-03-28
US06/845,906 US4888684A (en) 1986-03-28 1986-03-28 Multiprocessor bus protocol

Publications (2)

Publication Number Publication Date
JPS62236065A true JPS62236065A (ja) 1987-10-16
JPH0766367B2 JPH0766367B2 (ja) 1995-07-19

Family

ID=25296386

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62075777A Expired - Lifetime JPH0766367B2 (ja) 1986-03-28 1987-03-28 マルチプロセッサ計算機システム

Country Status (5)

Country Link
US (1) US4888684A (ja)
EP (2) EP0596871B1 (ja)
JP (1) JPH0766367B2 (ja)
AU (2) AU583714B2 (ja)
DE (2) DE3752205T2 (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4754396A (en) * 1986-03-28 1988-06-28 Tandem Computers Incorporated Overlapped control store
US5640585A (en) * 1988-02-09 1997-06-17 Ast Research, Inc. State machine bus controller
US5006982A (en) * 1988-10-21 1991-04-09 Siemens Ak. Method of increasing the bandwidth of a packet bus by reordering reply packets
US5101347A (en) * 1988-11-16 1992-03-31 National Semiconductor Corporation System for reducing skew in the parallel transmission of multi-bit data slices
US5253347A (en) * 1988-11-18 1993-10-12 Bull Hn Information Systems Italia S.P.A. Centralized arbitration system using the status of target resources to selectively mask requests from master units
EP0378398B1 (en) * 1989-01-13 1996-07-24 International Business Machines Corporation Data processing system with means for detecting status of data processing device receiving commands
US5559962A (en) * 1989-10-09 1996-09-24 Yamaha Corporation Data transmission system selecting both source and destination using addressing mechanism
JPH03142504A (ja) * 1989-10-30 1991-06-18 Toshiba Corp プログラマブルコントローラ
CA2023998A1 (en) * 1989-11-13 1991-05-14 Thomas F. Lewis Apparatus and method for guaranteeing strobe separation timing
US5278974A (en) * 1989-12-04 1994-01-11 Digital Equipment Corporation Method and apparatus for the dynamic adjustment of data transfer timing to equalize the bandwidths of two buses in a computer system having different bandwidths
JPH03235152A (ja) * 1990-02-13 1991-10-21 Fujitsu Ltd バス制御方式
JPH03241448A (ja) * 1990-02-20 1991-10-28 Fujitsu Ltd Ｉｐｌ方式
JPH03270431A (ja) * 1990-03-20 1991-12-02 Fujitsu Ltd プロセッサ間通信方式
AU630299B2 (en) * 1990-07-10 1992-10-22 Fujitsu Limited A data gathering/scattering system in a parallel computer
JPH04119445A (ja) * 1990-09-11 1992-04-20 Canon Inc 計算機システム
JPH0823859B2 (ja) * 1990-09-28 1996-03-06 インターナショナル・ビジネス・マシーンズ・コーポレイション データ処理システム
US6453406B1 (en) 1990-10-17 2002-09-17 Compaq Computer Corporation Multiprocessor system with fiber optic bus interconnect for interprocessor communications
JPH0689269A (ja) * 1991-02-13 1994-03-29 Hewlett Packard Co <Hp> プロセッサの制御装置、プロセッサの休止装置およびそれらの方法
US5319785A (en) * 1991-06-28 1994-06-07 Digital Equipment Corporation Polling of I/O device status comparison performed in the polled I/O device
DE69227996T2 (de) * 1991-07-26 1999-08-26 Tandem Computers Inc Vorrichtung und verfahren zur vermittlung von datenblöcken
US5202966A (en) * 1991-09-06 1993-04-13 Rockwell International Corporation Centralized bus arbitration circuit
AU4454993A (en) * 1992-08-10 1994-02-17 Lucent Technologies Inc. A radio communication system and a radio base station for use in such a system
US5631935A (en) * 1993-05-06 1997-05-20 Run-Rad Unlimited Networking, Ltd. Method and apparatus for governing information transfer using an efficient transport protocol
US5455914A (en) * 1993-07-23 1995-10-03 Unisys Corporation Tie-breaking control circuit for bus modules which share command execution
US5590289A (en) * 1993-11-12 1996-12-31 Intel Corporation Method and apparatus for initializing a computer system having central and distributed address decode memory bus resources
KR0140571B1 (ko) * 1995-01-19 1998-07-01 김광호 버스제어수단을 구비한 다중프로세서시스템
US5694614A (en) * 1995-02-15 1997-12-02 Ast Research, Inc. Minimum latency bus interface circuit with reduced I/O pin count through multi-mode operation
JPH08256155A (ja) * 1995-03-17 1996-10-01 Fujitsu Ltd ディジタル処理装置のポーリング方法及びその装置
US5768529A (en) * 1995-05-05 1998-06-16 Silicon Graphics, Inc. System and method for the synchronous transmission of data in a communication network utilizing a source clock signal to latch serial data into first registers and a handshake signal to latch parallel data into second registers
US6175883B1 (en) * 1995-11-21 2001-01-16 Quantum Corporation System for increasing data transfer rate using sychronous DMA transfer protocol by reducing a timing delay at both sending and receiving devices
US6477143B1 (en) 1998-01-25 2002-11-05 Dror Ginossar Method and apparatus for packet network congestion avoidance and control
US7076716B1 (en) * 1998-04-13 2006-07-11 Intel Corporation Early acknowledgement of primary packets
US6640325B1 (en) * 1999-06-04 2003-10-28 Advanced Micro Devices, Inc. Immediate negative acknowledgement for a communication network
US9722850B2 (en) * 2004-08-09 2017-08-01 Arris Enterprises Llc Method and system for transforming video streams using a multi-channel flow-bonded traffic stream
US9699102B2 (en) * 2004-08-09 2017-07-04 Arris Enterprises Llc Very high speed cable modem for increasing bandwidth

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3668649A (en) * 1970-06-26 1972-06-06 Burroughs Corp Multiple terminal computer control system for group polling
FR2425018A1 (fr) * 1978-05-05 1979-11-30 Bourcier Carbon Christian Perfectionnement aux pistons pour amortisseurs
JPS5857770B2 (ja) * 1979-06-22 1983-12-21 パナファコム株式会社 情報転送制御方式
JPS56109057A (en) * 1980-02-04 1981-08-29 Hitachi Ltd Data communication system
JPS56140459A (en) * 1980-04-04 1981-11-02 Hitachi Ltd Data processing system
US4481572A (en) * 1981-10-13 1984-11-06 Teledyne Industries, Inc. Multiconfigural computers utilizing a time-shared bus
US4636939A (en) * 1982-07-16 1987-01-13 At&T Bell Laboratories Parallel bus protocol
DE3584690D1 (de) * 1984-06-20 1992-01-02 Convex Computer Corp Ein-/ausgabebus fuer rechner.
JPH0670787B2 (ja) * 1984-06-29 1994-09-07 富士通株式会社 処理装置間指令転送制御システム

Also Published As

Publication number Publication date
AU7012787A (en) 1987-10-01
EP0596871A2 (en) 1994-05-11
AU605961B2 (en) 1991-01-24
JPH0766367B2 (ja) 1995-07-19
DE3750680D1 (de) 1994-12-01
AU2991889A (en) 1989-05-25
DE3750680T2 (de) 1995-03-09
EP0596871A3 (en) 1994-08-10
DE3752205D1 (de) 1998-09-03
US4888684A (en) 1989-12-19
AU583714B2 (en) 1989-05-04
EP0239300A3 (en) 1990-04-18
EP0596871B1 (en) 1998-07-29
DE3752205T2 (de) 1999-04-22
EP0239300B1 (en) 1994-10-26
EP0239300A2 (en) 1987-09-30

Similar Documents

Publication Publication Date Title
JPS62236065A (ja) マルチプロセツサ計算機システム
US4965793A (en) Method and apparatus for interfacing a system control unit for a multi-processor
US4868742A (en) Input/output bus for system which generates a new header parcel when an interrupted data block transfer between a computer and peripherals is resumed
US5392422A (en) Source synchronized metastable free bus
EP0165600A2 (en) Input/output bus for computer
EP0617368B1 (en) Arbitration process for controlling data flow through an I/O controller
JPH02501245A (ja) マルチバスコンピュータシステムにおいてバスを相互接続する方法及び装置
US6088370A (en) Fast 16 bit, split transaction I/O bus
EP1010085B1 (en) System and method of flow control for a high speed bus
EP0490988A1 (en) Enhanced vmebus protocol utilizing pseudosynchronous handshaking and block mode data transfer
EP0592213B1 (en) Synchronous/asynchronous partitioning of an asynchronous bus interface
WO2004046950A1 (en) Mailbox interface between processors
JP2001142845A (ja) コンピュータシステムおよびデータ転送制御方法
CN114185830A (zh) 基于mailbox的多处理器通信方法、设备、***和存储介质
JPH04297942A (ja) 待ち行列を使用してトランザクションを発生する装置及びその方法
US7302508B2 (en) Apparatus and method for high speed data transfer
WO1999015980A1 (en) Method and apparatus for providing and embedding control information in a bus system
JPS63263555A (ja) 多重プロセッサシステム用のプロセッサモジュール自動判定システム
JPH05505478A (ja) バスロッキングｆｉｆｏマルチプロセッサー通信システム
AU640693C (en) Pseudosynchronus Handshaking
Wirth et al. Interfaces Between Asynchronous Units
JPH077954B2 (ja) 制御装置
IE901534A1 (en) Method and apparatus for interfacing a system control unit¹for a multiprocessor system with input/output units
JPH01119846A (ja) システム間通信制御装置