JPH03241448A

JPH03241448A - Ｉｐｌ方式

Info

Publication number: JPH03241448A
Application number: JP2039035A
Authority: JP
Inventors: Masatoshi Takita; 雅敏瀧田; Satoru Kuwata; 桑田　悟; Atsushi Yoshioka; 敦史吉岡; Yasuo Ogasawara; 康夫小笠原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-02-20
Filing date: 1990-02-20
Publication date: 1991-10-28
Also published as: US5305457A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］プロセッサのブートプログラムを周辺装置からローディ
ングするためのＩＰＬ方式に関しＩＰＬ対象装置をプロ
セッサに設定することなくどの周辺装置からのＩＰＬ動
作に対しても共通の制御機能により対応することができ
るＩＰＬ方式を提供することを目的とし。

中央処理部はＩＰＬ要求により起動するＩＰＬ処理部を
備え、ＩＰＬ処理部は、起動後周辺装置からの応答の発
生を周辺装置監視手段により監視し、応答を検出すると
ブート要求手段から応答発生装置に対しブート転送要求
を発生する構成、及び外部からのＩＰＬ要求により起動
して中央処理部にＩＰＬ要求を発生するＩＰＬ制御部を
備え中央処理部はＩＰＬ要求により起動するＩＰＬ処理
部から、ＩＰＬ状態通知をＩＰＬ制御部に送出し、ＩＰ
ＬｗＩｍ部はＩＰＬ状態を検出すると、複数の入出力制
御装置に対しＩＰＬ状態を通知し。

入出力制御装置からＩＰＬ装置通知によりＩＰＬ装置を
識別して中央処理部に通知し、中央処理部のＩＰＬ処理
部は、その通知されたＩＰＬ装置に対してブート要求を
指示するよう構成する。

［産業上の利用分野］本発明はプロセッサのブートプログラムを周辺装置から
ローディングするためのＩＰＬ方式に関する。

近年、情報処理システムのプロセッサは、システム構成
に組み込んで使用する場合、同じハードウェア構成のプ
ロセッサであっても使用目的に応じて異なる機能を遠戚
できるようになっている。

例えば、交換機の制御装置に用いられる中央処理装置（
プロセッサ）は多品種化（サービス機能や、負荷に対応
）が進められる反面、ハードウェアの共通化が進められ
ている。

しかし、その周辺装置（入出力装置）は、交換機のプロ
セッサの用途により多品種、多様化の一途をたどってい
る。これを交換機のシステムを確立するＩＰＬ（イニシ
アル・プログラム・ローディング）の面からみると、ブ
ートプログラムで周辺装置との差分を吸収するようにな
っている。

すなわち、ハードウェアとしては同−構成であっても各
プロセッサは、それぞれ異なる機能を実現するためのプ
ログラム（オペレーティングシステム）をロードするた
めにＩＰＬが行われるが。

その最初の段階でブートプログラム（ブートストラップ
ローダ）を入出力装置から吸い上げる必要がある。とこ
ろが、ブートプログラムが格納されている入出力装置（
Ｉ　ＰＬ装置）は、必ずしも全てのプロセッサに対して
統一して決められない（システムにより磁気テープ、磁
気ディスク、端末装置等の各種の入出力装置がある）の
で、ＩＰＬ時にその入出力装置を指定する操作を行うこ
とに伴う不都合があり、その改善が望まれている。

［従来の技術］第８図は従来例の説明図である。

第８図Ａ、のシステム構成において、ＣＣは中央制御装
置、ＭＭは主記憶装置、ＣＨＣはチャネル制御装置であ
り、ＣＣ，ＭＭおよびＣＨＣでプロセッサを構成する。

＋０１−１０３はそれぞれ入出力装置１０を表し、この
例では１０１はＣＣＡ　（Ｃｈａｎｎｅｌ　ｔｏ　Ｃｈ
ａｎｎｅｌ　Ａｄａｐｔｅｒ）であり、他のプロセッサ
のチャネル制御装置に接続してプロセッサ間を接続する
インタフェースである。＋０２はディスク装置ＤＫ、Ｉ
○３は磁気テープ装置ＭＴである。このＡ、の構成は、
交換機の制御機構の一部を構成するプロセッサ（例えば
、呼処理用プロセッサ）として用いられる。

このような交換のシステムの確立を行う場合ＩＰＬ指示
によるブート（Ｂｏｏｔ）ストランプのロードとデータ
のローディングを別の装置により行って間接的にし、ブ
ートプログラムで周辺装置の差分を吸収するようになっ
ている。

従来はＩＰＬのブートストラッププログラム（以下、ブ
ートプログラムという）をどの装置から取り出して主記
憶装置ＭＭに格納するか、システムを設置する時の都合
等により一定しない。ここで、ブートプログラムが格納
された入出力装置をＩＰＬ対象装置という。

そのため従来は、工注情報（工事上の注意情報）によっ
てデイツプスイッチ等の機械的なスイッチを操作してＩ
ＰＬ対象装置を指定し、プロセッサ内部のマイクロプロ
グラムの制御を変えている。

ＩＰＬは　コンソール（図示せず）上のＩＰＬボタンを
操作すると、中央制御装置ＣＣにＩＰＬ要求信号が入力
されて第８図Ｃ４に示すようにＩＰＬが開始される。Ｉ
ＰＬが開始されると、予め組み込まれたマイクロプログ
ラムが動作を開始する。このマイクロプログラムは、上
記の予め設定されたスイッチを読み取って、その内容に
よりベクタージャンプして、指定された入出力装置に対
応するＩＰＬ動作を実行して、ブートプログラムを主記
憶装置ＭＭへ転送させる。

上記のスイッチの設定によるＩＰＬ対象装置を選択する
例を第８［ｉ９Ｂ、に示す、この例では３ビツトの各ビ
ットをスイッチにより切替えることにより、８つの種類
が設定される。Ｂ、には、各ビットパターンに対してｆ
ＰＬ名称とそれぞれのＩＰＬ対象入出力装置が示されて
いる。例えば、０００の場合、Ｏ系の磁気テープ装置［
ＰＬ（ＭＴＯ−ＩＰＬ）であり、ＣＨＣの０系の配下に
ある磁気テープＯを表す。ここで、Ｏは、０系とｌ系の
２つの系により冗長系を備えたシステムの中の０系の装
置を表す、また、ピントパターン００１の場合、セルフ
（自系）のＣＨＣ配下のＭＴ、　　１００の場合はＣＰ
Ｒ（呼処理プロセッサ）のＣＣＡをＩＰＬ対象装置とす
る。

［発明が解決しようとする諜ｉ！］上記した従来例の方式によれば、共通化した筈のプロセ
ッサ内のスイッチを操作して［’Ｌ対象装置を指定する
必要がある。ところが、スイッチの操作を誤る場合があ
り、その場合はシステムのＩＰＬができなくなる可能性
がある。また、パッケージ（ＣＣ，ＭＭおよびＣＨＣを
含むプロセッサを含む）を交換した場合には、ＩＰＬ対
象装置の設定の確認が不可欠となる。

さらに、システムの周辺装置の種類を追加して新たな装
置をＩＰＬ対象装置として指定する場合には、マイクロ
プログラムのベクタージャンプ先を新たに追加し、それ
に対応するマイクロプログラムを作成または変更しなけ
ればならない。

これらはプロセッサの共通化を進める上で制限事項とな
り、柔軟性に欠けるという問題があった。

本発明はＩＰＬ対象装置をプロセッサに設定することな
くどの周辺装置からのＩＰＬ動作に対しても共通の制ａ
ｉｍ能により対応することができるＩＰＬ方式を提供す
ることを目的とする。

［課題を解決するための手段］第１図（ａ）乃至第１図（Ｃ）は本発明の第１乃至第３
の原理構成図である。

第１図（ａ）は第１の原理構成図であり１図において、
１は中央処理部、１０はＩＰＬ処理部、１０１は周辺装
置監視手段、１０２はブート要求手段である。第１図（
ロ）は第２の原理構成図であり２図において、１１はＩ
ＰＬ処理部、１１１はＩＰＬ状態通知手段、１１２はＩ
ＰＬ対象装置受信手段。

１１３はブート要求手段、１２はＩＰＬ制御部１２１は
ＩＰＬ状態検出手段、１２２はＩＰＬ装置識別手段、１
２３はＩＰＬ装置通知手段、１３は入出力制御部を表す
。

さらに、第１図（Ｃ）は第３の原理構成図であり図にお
いて、１４はＩＰＬ処理部、１４１はＩＰＬ状態通知手
段、１４２はＩＰＬ対象装置検出手段、１４３はブート
要求手段、１５は入出力制御部、１５１はＩＰＬ状態検
出手段、１５２はＩＰＬ装置通知手段である。

本発明は外部からのＩＰＬ要求により中央処理部がＩＰ
Ｌ起動状態になると、要求を発した周辺装置をｉＰＬ対
象装置とする。また１周辺装置にＩＰＬ状態を通知して
複数の周辺装置からのＴＰＬ対象装置であることを表す
通知を受けてＩＰＬ対象装置を識別する。さらに、ＩＰ
Ｌの要求、■ＰＬ対象装置の識別・通知等の中央処理部
と入出力制御部との間でＩＰＬの制御を行うＩＰＬ処理
部と中央処理部の間で制御を行ってＩＰＬを行うもので
ある。

［作用］〔第１の原理構成の作用〕第１図（ａ）において、外部からのＩＰＬ要求が入力す
ると、中央処理部１のＩＰＬ処理部１０が起動し０周辺
装置監視手段１０１が駆動される。周辺装置監視手段１
０１は周辺装置から何らかの応答または要求を検出する
と、その周辺装置をＩＰＬ対象装置として識別し１次に
その識別した周辺装置に対してブート要求手段１０２か
ら転送指示を与えブートプログラムの転送を実行させる
。

〔第２の原理構成の作用〕第１図（ｂ）において、ＩＰＬ要求が発生するとＩＰＬ
処理部１１が起動し、ＩＰＬ状態となりＩＰＬ状態通知
手段１１１によりＩＰＬ状態の通知が行われる。この通
知はＩＰＬ制御部１２に送られる。ＩＰＬ制御部１２で
はこのＩＰＬ状態検出手段１２１により検出すると、Ｉ
ＰＬ制御部１２と制御線により接続された複数の入出力
制御部１３に対しＩＰＬ状態を通知する。

各入出力制御部１３ではこれをＩＰＬ状態検出手段１３
１で検出すると、それぞれ自己がＩＰＬ対象装置であり
準備ができている場合ＩＰＬ装置通知手段１３２により
ＩＰＬ制御部１２に通知する。ＩＰＬ制御部１２ではこ
れをＩＰＬ装置識別手段１２２により識別する。この場
合、複数の入出力制御部１３が、ＩＰＬ対象装置になる
用意がある場合を想定して各入出力制御部１３に予め異
なる応答時間（受信から応答するまでの時間）を設定し
ておく１等の手段により優先順位を決めることができる
。

ＩＰＬ装置識別手段１２２は、複数の通知があると、そ
の中の一つを優先順位により選択し１選択された装置を
ＩＰＬ装置通知手段１２３により中央処理部１に通知す
る。中央処理部１のＩＰＬ処理部１１は、ＩＰＬ対象装
置受信手段１１２で受信し９次にブート要求手段１１３
から受信した入出力制御部１３に対してブート転送を指
示することによりＩＰＬが実行される。

［第３の原理構成の作用］第１図（Ｃ）において、外部からＩＰＬ要求が入力する
と、中央処理部ｌのＩＰＬ処理部１４が起動し、最初に
ＩＰＬ状態通知手段１４１により周辺装置に対してＩＰ
Ｌ状態になったことを通知する。

バスを介して複数の人出力制御部１５がこの状態通知を
ＴＰＬ状態検出手段１５１により識別すると、自装置が
ＩＰＬ対象装置であるときＩＰＬ装置通知手段１５２か
らその通知を行う。　この場合、複数の入出力制御部１
５が、ＩＰＬ対象装置である通知を行う場合、上記と同
様に予め応答時間（受信して応答するまでの時間）に差
を設ける等による優先順位を決めておく。なお、ＩＰＬ
処理装置側に優先順位のテーブルを持ちその順位により
決めることもできる。

ＩＰＬ処理部１４はＩＰＬ対象装置検出手段１４２でこ
れを検出する。優先順位により１つの入出力制御部１５
をＩＰＬ対象装置として決定すると、ブート要求手段１
４３からＩＰＬ対象装置（入出力制御部）に対してブー
ト転送を指示してＩＰＬが実行される。

上記の第１図（ロ）及び第１図（Ｃ）の動作において。

ＩＰＬ処理部１１．１４からＩＰＬ制御部１２または入
出力制御部１５に対して送られるＴＰＬ状態通知の中に
ＩＰＬの要因（原因）を同時に通知することができる。

その場合、ＩＰＬ制御部１２または入出力制御部１５で
は、ＴＰＬ状態識別手段によりＩＰＬが発生した要因を
識別し、その要因と自装置の状態に応した応答を通知す
ることができる。

上記した各原理構成に示す方式により中央処理部（プロ
セッサ）は１周辺装置の多様性に左右されない共通的な
ＩＰＬ処理部を持てばよいので。

プロセッサの共通化が図れる。また９周辺装置（入出力
装置）は、プロセッサの仕様（プロセッサが求める条件
）を満たせばＩＰＬルート上の装置（ＩＰＬ対象装置）
となり得るので、周辺装置の多品種化にも充分対応でき
る。

［実施例］〔実施例１の説明〕第２図（ａ）は実施例１の構成図、第２図中）はその処
理フロー図である。この実施例は第１の基本構成に対応
する実施例である。

第２図（ａ）において、２０はＣＰ　Ｒ（Ｃａｌｌ　Ｐ
ｒｏｃｅｓｓｏｒ：呼処理プロセッサ）、２１はＭ　Ｐ
　Ｒ（Ｍａｎａｇｅｍｅｎｔ　Ｐｒｏｃｅｓｓｏｒ：管
理プロセッサ）を表し、各プロセッサは機能（プログラ
ム）は異なるが、ハードウェアとしては同様の構成を備
え中央処理装置ＣＣ（２０１，２１１）、メモリＭＭ　
（２０２２１２）、チャネル制御装置ＣＨＣ（２０３，
２１３）、およびチャネル・トウ・チャネルアダフ。

りＣＣＡ（２０４，２１４）を表し、ＣＰＲ２０とＭＰ
Ｒ２１はＣＣＡを介して相互に接続されている。

ＣＰＲ２０はＭＰＲ２１に管理されているが従来はＴＰ
Ｌは内部で独自に実行されていた。本発明によりこのよ
うなシステム構成において、ＭＰＲからＩＰＬを実行す
ることができる。

第２図中）の処理フローを参照しながらその動作を説明
すると、最初にＭＰＲ２１のＣＣ２１１からＣＨＣ２１
３を介してＩＰＬ要求が出力される。

この要求はＣＣＡ２１４からＣＰＲ２０のＣＣＡ２０４
に伝えられる。０ＣＡ２０４は、これを検出すると制御
線を介してＣＣ２０１にＩＰＬ要求を人力する。

これによりＣＰＲ２０はＩＰＬが開始され、マイクロプ
ログラムが起動する（第２図（ト）の２２）。

起動すると、ＣＨＣ２０３に何らかの応答・割込みが発
生するのを監視する（同２３）、ＭＰＲ２１はＩＰＬ要
求を発生した後、ブートプログラムをＣＰＲ２０へ転送
する動作を起動する。すると。

転送（ｓｅｎｄ）信号がＣＣＡ１４．ＣＣＡ２１４、Ｃ
ＣＡ２０４に達して、ＣＣＡ２０４ではこれによりＣＨ
Ｃ２０３に対し割り込みを発生する。この割り込みはＣ
ＨＣ２０３の監視動作を行っているマイクロプログラム
により検出される。

この割り込み信号（ｓｅｎｄ）を識別すると。

ＣＣＡ受信動作が開始される（同２４）。この制御動作
によりＭＰＲ２１からＣＣＡ２０４に転送されたブート
プログラムが受信されてＭＭ２０２に格納される。ブー
トプログラムがＭＭ２０２に格納されると、そのブート
プログラムが起動されて１媒体からのプログラムのロー
ディングが実行される。

〔実施例２の構成〕第３図は実施例２のシステム構成図、第４図は１０Ｃの
構成と処理フローの説明図である。

この実施例２は第２の原理構成に対応する構成であり、
第３図において、ＣＣ，ＭＭ、ＣＨＣは上記第２図（ａ
）と同様にプロセッサを構成する装置であり、ＩＰＬＣ
はＩＰＬｉＩｉｌｌ櫛装置、ｌ０ＣＩ。

１０Ｃ２は入出力制御装置で、それぞれ入出力装置１０
０が接続されている。また、３０はシステムバス　３１
はＩＯババス３２はＩＰＬ制御信号線、３３はＩＰＬ要
求線、３４は１０制御Ｂ信号線を表す。

第３図の動作は順を追って説明する。

■外部からＩＰＬ要求線３３を通してＩＰＬＣに、ＩＰ
Ｌ要求が入力する。

■ＩＰＬＣからＣＣに対しＩＰＬ制御信号線３２を介し
てＩＰＬ信号を出力する。

■ＩＰＬ信号を受けたＣＣは、初期状態になる（システ
ムリセット）。

■ＩＰＬＣはＩＯ制御信号線３４を介して各■○Ｃ１２
にＩＰＬ状態になったことを通知する。

■■○Ｃ１，２は自己がＩＰＬルート装置（ＩＰＬ対象
装置）であるか否かを判断し、ＩＰＬルートと判定する
。ＩＯ制御信号線３４を介してＩＰＬＣにＩＰＬ対象１
０であることを通知する。

■ＩＰＬＣはＩＰＬ制御信号線３２を通してＣＣに対し
ＩＰＬ対象１０を通知する。

■ＣＣは通知されたＩＰＬ対象ＩＯに対してシステムバ
ス３０．ＣＨＣ及びＩＯババス１を通ってブートプログ
ラム転送要求を出す。

■該１０は、１０バス３１．ＣＨＣ，システムハス３０
経由でブートプログラムをＭＭへ転送する。

■転送終了後、そのＩＯまたはＣＨＣは、ＣＣに対し転
送終了を通知する。

［相］ＣＣはプートプログラムの実行を開始する。

次に第４図に示すＩＯＣの構成と処理フローについて説
明する。

第４図のＡ、において、ｌ０Ｃ（入出力制御装置）は、
中央処理ユニノ）ＣＰＵ、メモリＭＭ。

入出カポ−）１．２（１０ＰＩ、２）、Ｃハスインタフ
ェース（ＣＢＩＦ）、割り込み制御装置ＩＣとで構成さ
れ、ｌ０ＰＩはＩＰＬ制御装置（ＩＰＬＣ）用の入出力
ポートであり、ｌ０Ｐ２は入出力装置（ＩＯＵ）用人出
力ボートである。またＣＢＩＦはＣバスを介してプロセ
ッサのＣＨＣ（図示せず）と接続されている。ＩＯＵは
入出力装置であり、磁気ディスク装置、フレキシブルデ
ィスク装置、磁気テープ装置および端末装置（パーソナ
ルコンピュータ等も含む）などの各種の装置が設けられ
る。

さらに１図中の４０は割り込み信号線、４１はシステム
バス、４２は、ＩＰＬ状態通知信号線、４３はＩＰＬル
ート指示信号線、４４はＣバス、４５はユニット・コン
トローラ間信号線、４６はＣバスインタフェース割込み
信号線を表す。

第４図のＡ、の動作をＢ、に示す処理フローを参照しな
がら、順を追って説明する。

■ＩＰＬＣからＩＰＬ状態通知信号線４２を介してＩＰ
Ｌ状態通知信号が当該ＩＣに入力される。

■割り込み制御装置ＩＣは割り込み信号線４０を介して
ＣＰＵに割り込みをかける。

■ＣＰＵは割り込み処理起動させる（第４図Ｂが起動す
る）。なお２割り込み処理プログラムはＭＭに格納され
ている。

■割り込み処理において１割り込み制御装置ＩＣは割り
込み原因を判別しく第４図Ｂ、の４００）、ＩＰＬ状態
通知である事を認識し、以下の処理を行う。

■ＩＰＬルートとして使用されても良いか次の条件で判
断する（同４１０）。

（１）　Ｉ　ＯＵにプートプログラムが格納されている
。

（２）　Ｉ　ＯＵが人出力ボートで接続されておりデー
タ転送可能な状態である。

■条件を満たす場合（同４２０）、以下の処理を行う。

すなわち。

■ダミータイミングをとる（同４３０）。これは複数１
０Ｕ間に優先順位をつけるためのタイミング動作であり
予めＩＯＵに対応して設定することができる。

■ｌ０ＰＩ、ＩＰＬルート指示信号線を介してＩ　ＰＬ
ＣへＩＰＬ対象ＩＯＵを通知する（同４４０）。

■割り込み処理を終了する。

［相］Ｃバス、ＣＢＩＦ経由でブートプログラム転送要
求が来るのを待ち（同４５０）、要求があると割り込み
原因によりブートプログラム転送要求であることが識別
され、ＩＯＵからプートプログラムをリード（Ｒｅａｄ
）してＣバスヘブートプログラムを転送する（同４７０
，４８０）。

次にＩ　ＰＬＣの構成例及びその動作を第５図（ａ）及
び第５図（ｂ）により説明する。この例では、ＩＰＬの
要因がＩ　ＰＬＣに供給され、その要因に対応してＩＰ
Ｌ対象装置が選定される。

第５図（ａ）はＩＰＬＣと関連装置の構成図、第５図（
ロ）は動作説明図であり、第５図（ａ）において、ＩＰ
ＬＣは、複数のＩ　ＯＣ１〜Ｉ　ＯＣｎに接続されたレ
ジスタＲｅｇｌ＝Ｒｅｇｎと接続された人出カポ−）１
　（１０ＰＩ）、外部からのＩＰＬ要因（ピントパター
ンにより表示）を受け取る入出力ボート２　（ｌＯＰ２
）、プロセッサのＣＣに接続してＩＰＬ要求やＩＰＬ装
置選択通知を出力する入出カポ−）３　（ＩＯＰ３）、
ＣＰＵ、メモリＭＭとを備えている。

第５図（ａ）の動作を第５図（ｂ）を用いて説明する。

第５図（１））のＡ、はＩＰＬＣの動作フロー（ＣＰＵ
における処理動作）、Ｂ、はＩＰＬ装置選択の例、Ｃ０
はＩＰＬＣの信号関係が示す図である。

最初に、動作を開始すると、ＩＰＬ要因の割り込みが発
生したか否かを判定する（第５図（ｂ）　Ａ　。

の５０，５１）。この判断はｌ０Ｐ２の信号を調べるこ
とにより分かる。要因があると、■○Ｐ１から、全ＩＯ
Ｃに対し通知を行うと共に各レジスタＲｅｇｌ　〜Ｒｅ
ｇｎをリセットする（同５２）。

この後一定時間待機した後各レジスタＲｅｇｌ〜Ｒｅｇ
ｎの取り込みを行う（同５３．５４）。

次に、先に入力されているＩＰＬ要因とレジスタＲｅｇ
ｌ〜Ｒｅｇｎの内容からＩＰＬ装置を選択する（同５５
）。選択の後ｊＰＬ要求とＩＰＬ装置選択通知を入出カ
ポ−）１０Ｐ３（プロセッサと接続する）に出力する（
同５６）。

ＩＰＬ要因によるＩＰＬ装置選択の例を第５図（ｂ）の
Ｂ、に示す。この例では、要因１の時の優先順位がｌ０
ＣＩ、ｌ０Ｃ２，ｌ０Ｃ３であるとして決められ、要因
２．要因３の各場合にもそれぞれ異なる優先順位が付け
られている。

第５図中）のＣ１には、第５図（ａ）のＩＰＬＣの信号
関係図が示されている。この信号関係はＡ、に示す処理
動作に対応して図のように順次発生する。

〔実施例３の構成〕次に実施例３の構成を第６図（ａ）、第６図中）により
説明する。この実施例３は第１図（Ｃ）に示す本発明の
第３の基本構成に対応し、ＩＰＬ制御装置を使用せず、
ＩＰＬ＠御機能を中央制振装置が備え。

Ｃバスを経由して入出力制御装置との間でＩＰＬ制御信
号が送受信される９第６図（ａ）は実施例３の構成図、第６図中）はＣＢＩ
Ｒの関連構成図であり、第６図（ａ）のＡ、の構成図に
は、入出力制御装置を中心にした構成が示されている。

第６図（ａ）のＡ、において、入出力制御装置（ＩＯＣ
）は、上記実施例２のｌ０Ｃ（第４図Ａ、　）と同様の
装置、すなわちＣＰＵ、ＭＭ、ＩＣ（割り込み制御装置
１）、ｌ０Ｐ２　（１０用入出力ボート）、ＣＢＩＦ　
（Ｃバスインタフェース）を備えている。このＣＢＩＦ
にはＣＢＩＲ（Ｃバスインタフェースレジスタ）が備え
られている。

このＡ、の構成の動作を順を追って説明する。

■プロセッサのＣＣはＩＰＬ要求が入力するとＩＰＬの
マイクロプログラムが起動し、ＩＰＬ状態通知をシステ
ムバス６０を介してＣＨＣに対して行う。この時ＩＰＬ
要求に要因が含まれているものとする。

■ＣＨＣは、Ｃバス６２にリセット信号を送ると同時に
Ｃバス６２のデータバス上にＩＰＬ状態であることを示
すパターンを出力する。なお、このパターンによりＩＰ
Ｌ要因を表す。

■ＩＯＣのＣＢＩＦはリセット信号を受け取ると、信号
線６４を介してＣＰＵに対してリセットをかける。

■ＣＢＩＦはりセント信号のエツジで、Ｃバス６２のデ
ータバス上の信号（パターン）をＣＢＩＲへ取り込む。

このＩＰＬ要因のパターンが格納されるＣＢＩＲの内容
は、第６図（ａ）のＣ１に示され、各ビットの位置が、
パワー投入時の要因、リモート時の要因、オプションコ
ンソール操作等の各要因を表す。

■ＩＯＣのＣＰＵはリセット信号をＣＢＩＲから読み取
り、そのパターンからＩＰＬ状態であることを識別する
。

■ＩＯＣのＣＰＵはｌ０Ｐ２　（入出力装置１０Ｕに対
する入出力ポート）、バス６３及びＩＯＵの経路で、Ｉ
ＯＵがＩＰＬルート装置として使用可能かどうかを知る
ためにデータを判定する。

■ＩＰＬ要因に応してタイミングを取る（複数のＩＯＣ
間の優先順位を表すため）。

■ＣＰＵは、ＩＰＬルート装置として使用可能か否かの
判定結果を含んだ報告データをメモリＭＭ内のＤＳＲ（
デバイス・ステータス・レジスタ）に書き込み、ＣＢＩ
Ｆを通して割り込み信号をＣＨＣへ上げる。

このＤＳＲの内容は第６図（ａ）のＢ、に示され。

１６ビノトの各ピントに対して、ビジー１オペコール（
オペレータコール）、タイムアウト、終了報告等の各状
態を表し、ＩＰＬ使用可表示を行うビットはビット１の
位置に設けられている。

■ＣＨＣは１周辺装置（ＩＯＣ）から割り込みが入ると
、ＣＢＩＦ、ハス６７を介してＩＯＣのＤＳＲレジスタ
を読出してプロセッサ側のメモリＭＭに書き込み、信号
線６１を介してＣＣに割り込みを上げる。

［相］ＣＣはメモリＭＭの内容を読み取りＩＰＬ対象装
置を決定する。

この後は５上記の実施例２の場合と同様にプートプログ
ラムの転送が行われる。

第６図（ｂｌはＣＢＩＲ（Ｃバスインタフェースレジス
タ）の関連構成図であり、Ａ、はＣＢＩＲへのＩＰＬ要
因（パターン）の送り出し側（プロセッサ側）の構成を
表し、Ｂ、は受け取り側（ＩＯＣ側）の構成を示す。

Ａ、の送り出し側の構成の動作を順を追って説明する。

■ＩＰＬ要因がＩＰＬソースレジスタ（ＩＰＬＳｏｕｃ
ｅ　Ｒｅｇｉｓｔｅｒ）を構成する複数のフリップフロ
ップ回路にランチされる。

■ＩＰＬソースレジスタの出力は、ＯＲ回路を経てＣＣ
（第６図（ａ）のＡ、参照）に対しＩＰＬ信号を出力す
る。

■ＣＣはＣＨＣ経由でＣバスのりセント信号を出力する
。

■リセット信号パルスにわずか遅れて（ＤＬＡＹ回路に
よる）ゲート信号制御信号が作られる。

■ＩＰＬソースレジスタの出力がゲート回路経由でＣバ
ス上のデータバスに送出される。

この信号を受け取る第６図へ）のＢ、の受け取り側の動
作を説明する。

■リセット信号パルスをランチ信号として、Ｃバス上の
データバスの状態をＣＢＩＲにランチする。

■リセット信号によってＩＯＣはりセットされ。

１０Ｃ中のプログラム処理が再起動される。

■アクセス信号により、ＣＢＩＲにラッチされたデータ
がゲート回路経由でシステムデータバスに出力され、Ｃ
ＢＩＲの内容を読み取ることができる。

次に本発明による具体的構成例を第７図により説明する
。

第７図のＡ、は第２の原理（第１図０）））に対応する
構成であり、Ｂ、はＩＰＬ制御装ｆｉ（ＩＰＬＣ）を備
えた第３の原理（第１図（Ｃ））に対応する構成である
。

両図において、プロセッサを構成するＣＣ，ＭＭ、ＣＨ
Ｃは上記した通りであり、ＣＨＣとＣバスで結合する入
出力制御装置１０Ｃとして、５ＩＡ（シリアル・インタ
フェース・アダプタ）、５ＧＣ（シグナル・コントロー
ラ）およびＭＴＣ（マグネティック・テープ・コントロ
ーラ）が接続され、ＳＩＡにはパーソナルコンピュータ
ＰＣが接続され、ＳＣＣには交換機の通話路スイッチを
構成するネットワークＮＷが接続され、ＭＴＣには磁気
テープ装ｆＭＴＵが接続されている。

第７図Ａ、の構成の動作を説明すると、最初にＩＰＬ指
示をＣＣで受けると、ＩＰＬ用マイクロプログラムが動
作を始める。ＩＰＬ用マイクロプログラムは、ＣＨＣに
対し、クリアオーダを出すと、ＣＨＣは周辺装置に対し
てリセット信号を発生する。このリセット信号をＳＩＡ
が受付けると。

ＳＩＡはパーソナルコンピュータＰＣの接続状態及び動
作状態を判別してＩＰＬ可能な状態であることが分かる
と、ＣＨＣに対し特殊割り込みを発生させる。もし、パ
ーソナルコンピュータＰＣが未接続または、ＩＰＬ可能
状態にない場合は９割り込みを発生しない。

一方、ＳＣＣはリセット信号を受付けると、ある時間経
過後、特殊割り込みを発生させ、ＭＴＣはリセット信号
を受付けると、磁気テープ装置ＭＴＵに磁気テープＭＴ
が装着した状態で且つレディー状態の時、直ちに特殊割
り込みを発生する。

ＣＨＣは９周辺装置（複数のｌ０Ｃ）からの割り込み要
求の中で最初に発生した割り込みを受付けるとＣＣへ通
知する。ＣＣではＩＰＬマイクロプログラムにより１割
り込み要求を識別して特殊割り込みであった場合、その
ＩＯＣをＩＰＬ対象装置とみなしてブートプログラムを
取り込む制御を行う。以上の動作に対応する機能は、Ｉ
ＰＬ制御部（ＩＰＬＣ）を用いない第７図Ａ、の構成に
おいても実行される（実施例２についての説明参照）。

なお、この第７図の構成で使用する５ＩＡ（シリアル・
インタフェース・アダプタ）、は５通常タイプライタコ
ンソール、ＰＣ（パーソナルコンピュータ）ターミナル
、　ＷＳ　（ワークステーション）等に接続して保守作
業者が操作する場合に用いられるが１本発明ではこのル
ートを用いてプログラム転送が可能となり、ＰＣ内のプ
ログラムデータを交換機（ＭＰＲ，ＣＰＲ等の制御部）
に展開して実行することができる。またモデム経由によ
りリモー）ＩＰＬ操作を行うことができる。

［発明の効果］本発明によれば、プロセッサは周辺装置の多様性に左右
されない共通的なＩＰＬ用マイクロプログラムを持つこ
とによりプロセッサの共通化が図れる。また、プロセッ
サとのインタフェース条件を備えれば、どの周辺装置（
ＩＯＣ）もＩＰＬ対象装置となり得るので周辺装置の多
品種化に充分対応することができる。

また、ＩＰＬ要因を通知する方式によれば、その要因に
対応して最適な周辺装置をＩＰＬ対象装置として選択す
ることができ、さらに、応答時間の長短を設定すること
によりＩＰＬルートを選択することができ２未実装の周
辺装置や障害を持つ周辺装置をＩＰＬ対象装置として選
択することがなくなる。

【図面の簡単な説明】

第１図（ａ）は第１の原理構成図、第１図（ロ）は第２
の原理構成図、第１図（Ｃ）は第３の原理ｍ威図、第２
図（ａ）は実施例１の１ｒｆｃ図、第２図山）はその処
理フロー図、第３図は実施例２のシステム構成図。第４図はＩＯＣの構成と処理フローの説明図、第５図（
ａ）はＩＰＬＣと関連装置の構成図、第５図（ロ）はＩ
　ＰＬＣの動作説明図、第６図（ａ）は実施例３の構成
図、第６図（ｂ）はＣＢＩＲの関連１威図、第７図は本
発明による具体的構成例、第８図は従来例の説明図であ
る。第１図（ａ）乃至第１図（ｃ）中１：中央処理部１０．１１，１４：ＩＰＬ処理部１０１：周辺装置監視手段１０２：ブート要求手段１１１：ＩＰＬ状態通知手段１１２：ＩＰＬ対象装置受信手段１１３：ブート要求手段１２１．１５１：ＩＰＬ状態検出手段１２２：ＩＰＬ装置１識別手段１２３．１５２：ＩＰＬ装置通知手段１３．１５：入出力制御部１４：ＩＰＬ処理部１４１：ＩＰＬ状態通知手段１４２：ＩＰＬ対象装置検出手段１４３：フート要求手段

Claims

【特許請求の範囲】

（１）プロセッサのブートプログラムを周辺装置からロ
ーディングするためのＩＰＬ方式において、中央処理部
（１）はＩＰＬ要求により起動するＩＰＬ処理部（１０
）を備え、ＩＰＬ処理部（１０）は、起動後周辺装置か
らの応答の発生を周辺装置監視手段（１０１）により監
視し、応答を検出するとブート要求手段（１０２）から
応答発生装置に対しブート転送要求を発生することを特
徴とするＩＰＬ方式。
（２）プロセッサのブートプログラムを周辺装置からロ
ーディングするためのＩＰＬ方式において、外部からの
ＩＰＬ要求により起動して中央処理部（１）にＩＰＬ要
求を発生するＩＰＬ制御部（１２）を備え、中央処理部（１）はＩＰＬ要求により起動するＩＰＬ処
理部（１１）から、ＩＰＬ状態通知をＩＰＬ制御部（１
２）に送出し、ＩＰＬ制御部（１２）はＩＰＬ状態を検出すると、複数
の入出力制御部（１３）に対しＩＰＬ状態を通知し、入
出力制御部（１３）からＩＰＬ装置通知によりＩＰＬ装
置を識別して中央処理部（１）に通知し、中央処理部のＩＰＬ処理部（１１）は、その通知された
ＩＰＬ装置に対してブート要求を指示することを特徴と
するＩＰＬ方式。
（３）プロセッサのブートプログラムを周辺装置からロ
ーディングするためのＩＰＬ方式において、中央処理部
（１）はＩＰＬ要求により起動するＩＰＬ処理部（１４
）を備え、ＩＰＬ処理部（１４）は、起動すると複数の
入出力制御部（１５）に対しＩＰＬ状態を通知し、各入
出力制御部（１５）はＩＰＬ状態を検出すると、ＩＰＬ
動作が可能な入出力制御部はＩＰＬ装置であることを中
央処理部（１）に通知し、中央処理部のＩＰＬ処理部（１４）はこの通知によりＩ
ＰＬ対象装置を検出すると、ブート要求を該通知された
ＩＰＬ装置に指示することを特徴とするＩＰＬ方式。
（４）請求項２または請求項３において、各入出力制御部は、ＩＰＬ状態の通知を受け取ると、相
互に異なる時間の後にＩＰＬ装置の通知を応答すること
により優先順位が設けられることを特徴とするＩＰＬ方
式。
（５）請求項３において、ＩＰＬ制御部へ入力されるＩＰＬ要求にＩＰＬ要因を表
す信号を含み、ＩＰＬ制御部は、入出力制御部に対し該ＩＰＬ要因を表
す信号を通知し、各入出力制御部は、該要因を受け取るとＩＰＬ要因に対
応する特定の入出力制御部がＩＰＬ装置の通知を出力す
ることを特徴とするＩＰＬ方式。
（６）請求項４において、中央処理部に入力されるＩＰＬ要求にＩＰＬ要因を表す
信号を含み、ＩＰＬ処理部は、入出力制御部に対しＩＰＬ要因を含む
ＩＰＬ状態通知を行い、各入出力制御部は、該要因を受け取るとＩＰＬ要因に対
応する特定の入出力制御部がＩＰＬ装置の通知を出力す
ることを特徴とするＩＰＬ方式。