JPS62233064A - Ｃｍｏｓ電圧変換回路 - Google Patents
Ｃｍｏｓ電圧変換回路Info
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- JPS62233064A JPS62233064A JP61076971A JP7697186A JPS62233064A JP S62233064 A JPS62233064 A JP S62233064A JP 61076971 A JP61076971 A JP 61076971A JP 7697186 A JP7697186 A JP 7697186A JP S62233064 A JPS62233064 A JP S62233064A
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- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 28
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 230000000903 blocking effect Effects 0.000 claims description 2
- 101500025736 Drosophila melanogaster CAP-1 Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000004088 simulation Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＭＯＳ電圧変換回
路に関する。
路に関する。
従来、この種のＭＯＳ電圧変換回路は、２電源力式もし
くは昇圧回路方式により電源電圧よりも高い電圧を得て
いた。
くは昇圧回路方式により電源電圧よりも高い電圧を得て
いた。
第４図は昇圧回路の従来例の回路図である。
この回路はいわゆるチャージポンプ型の昇圧回路で６段
の場合である。この従来例の回路は、１個のキャパシタ
と１個のＮチャネルＭＯ３トランジスタからなる６段の
部分回路の縦続接続回路を備えている。に段目の部分回
路のキャパシタ ＣＫ（Ｋ＝１〜６）の一端は同じ部分
回路のＭＯＳトランジスタＭにのソースとゲートに接続
され、キャパシタＣＫの他端は、Ｋが奇数の場合はクロ
ックφ１に、偶数の場合はクロックφ２に接続され、ク
ロックφ１．φ２は位相が１８０°ずれている。
の場合である。この従来例の回路は、１個のキャパシタ
と１個のＮチャネルＭＯ３トランジスタからなる６段の
部分回路の縦続接続回路を備えている。に段目の部分回
路のキャパシタ ＣＫ（Ｋ＝１〜６）の一端は同じ部分
回路のＭＯＳトランジスタＭにのソースとゲートに接続
され、キャパシタＣＫの他端は、Ｋが奇数の場合はクロ
ックφ１に、偶数の場合はクロックφ２に接続され、ク
ロックφ１．φ２は位相が１８０°ずれている。
ＭＯＳトランジスタにＫ（Ｋ＝２〜Ｂ）のソースとゲー
トはそれぞれ前段の部分回路のＭＯＳトランジスタ Ｍ
に−１のドレインに接続され、ＭＯＳトランジスタ Ｎ
に（Ｋ−１〜５）のドレインはそれぞれ次段のＭｏ５ト
ランジスタＭ＊＋＋のソースとゲートに接続される。ま
た、ＭＯＳトランジスタＭ！のソースとゲートは、ソー
スとゲートが電源Ｖｃｃに接続されているＮチャネルＭ
ＯＳトランジスタＭ８のドレインに接続されｌＭＯＳト
ランジスタ Ｍ６のドレインは負荷コンデンサＣＬと出
力端子４に接続されている。
トはそれぞれ前段の部分回路のＭＯＳトランジスタ Ｍ
に−１のドレインに接続され、ＭＯＳトランジスタ Ｎ
に（Ｋ−１〜５）のドレインはそれぞれ次段のＭｏ５ト
ランジスタＭ＊＋＋のソースとゲートに接続される。ま
た、ＭＯＳトランジスタＭ！のソースとゲートは、ソー
スとゲートが電源Ｖｃｃに接続されているＮチャネルＭ
ＯＳトランジスタＭ８のドレインに接続されｌＭＯＳト
ランジスタ Ｍ６のドレインは負荷コンデンサＣＬと出
力端子４に接続されている。
クロックφＸがハイレベル、クロックφ２がロウレベル
のとき、初段の部分回路のＭｏ３トランジスタＭ１のソ
ースとゲートの接続点の電位がおし上げられ、ドレイン
の電位は下げられて、ＭＯＳトランジスタＭ１は非導通
になるとともに、ＭＯＳトランジスタＭｓは導通し、負
電荷はＭＯＳトランジスタＨｓを介して電源Ｖｃｃから
、また正電荷は半導体基板からクロックパルスの出力回
路を経てキャパシタＣ１が充電される。つぎにφｌがロ
ウレベル、φ２がハイレベルになるとＭＯＳトランジス
タＭｓ 、 Ｍ２は非導通になりＭＯＳトランジス
タＸ！は導通し、キャパシタＣ２は、キャパシタ ＣＩ
の電荷によって充電される。この動作をくり返して次々
に電荷は移送されて最後に負荷キャパシタＯＬを充電し
て、出力端子４の電位は上昇する。このようにクロック
φ！、φ２を動作させることにより、電源Ｖｃｃおよび
回路が形成されている半導体基板から電荷を吸い上げ、
出力端子４に高電圧を発生させる。
のとき、初段の部分回路のＭｏ３トランジスタＭ１のソ
ースとゲートの接続点の電位がおし上げられ、ドレイン
の電位は下げられて、ＭＯＳトランジスタＭ１は非導通
になるとともに、ＭＯＳトランジスタＭｓは導通し、負
電荷はＭＯＳトランジスタＨｓを介して電源Ｖｃｃから
、また正電荷は半導体基板からクロックパルスの出力回
路を経てキャパシタＣ１が充電される。つぎにφｌがロ
ウレベル、φ２がハイレベルになるとＭＯＳトランジス
タＭｓ 、 Ｍ２は非導通になりＭＯＳトランジス
タＸ！は導通し、キャパシタＣ２は、キャパシタ ＣＩ
の電荷によって充電される。この動作をくり返して次々
に電荷は移送されて最後に負荷キャパシタＯＬを充電し
て、出力端子４の電位は上昇する。このようにクロック
φ！、φ２を動作させることにより、電源Ｖｃｃおよび
回路が形成されている半導体基板から電荷を吸い上げ、
出力端子４に高電圧を発生させる。
いま、トランジスタＭｇのソースドレイン電圧閾値をＶ
ｔ、トランジスタＸ、の拡散容量をＣ１ｌとすると、ク
ロックパルスφ１のレベルがＯのときＡ点の電荷は Ｑ＝ （Ｖｃｃ −Ｖｔ ）（ＣＩ ＋ Ｇｏ） ・
旧”（１）である、この電荷がＡ点に保持されたまま、
クロックパルスφ電のレベルがＶｃｃになったとすると
、 Ｑ＝ ＶＡＩＣｌｌ ＋ （ＶＡＩ−Ｖｃｃ
）ＣＩ −−（２）が成立つ、ただしＶＡｔはクロッ
クパルスφ里のレベルがＶｃｃのときのＡ点の電位であ
る０式（１）。
ｔ、トランジスタＸ、の拡散容量をＣ１ｌとすると、ク
ロックパルスφ１のレベルがＯのときＡ点の電荷は Ｑ＝ （Ｖｃｃ −Ｖｔ ）（ＣＩ ＋ Ｇｏ） ・
旧”（１）である、この電荷がＡ点に保持されたまま、
クロックパルスφ電のレベルがＶｃｃになったとすると
、 Ｑ＝ ＶＡＩＣｌｌ ＋ （ＶＡＩ−Ｖｃｃ
）ＣＩ −−（２）が成立つ、ただしＶＡｔはクロッ
クパルスφ里のレベルがＶｃｃのときのＡ点の電位であ
る０式（１）。
（２）から
ＶＡｌ ＝ （Ｖｃｃ−Ｖｔ） ＋ （Ｖｃｃ Ｃ１／
（Ｃ＠＋Ｃ１１））・・・・・・（３） 次に、トランジスタ Ｍｌが導通し電荷Ｑ、がキャパシ
タＣ２および拡散容量Ｃ２１に伝送されたとき。
（Ｃ＠＋Ｃ１１））・・・・・・（３） 次に、トランジスタ Ｍｌが導通し電荷Ｑ、がキャパシ
タＣ２および拡散容量Ｃ２１に伝送されたとき。
Ｑ −Ｑ、 ＝ ＶＡＩＣｌｌ ＋（ＶＡｔ−Ｖｃｃ）
Ｃｔ−Ｑｔ ”””（４）＝ ＶＡ２ＣＩ＋ ＋（ＶＡ
２−ＶＣＣ）Ｃ１−＝４５）が成立つ、ただしＶＡ２は
電荷Ｑ１が移送された後の点Ａの電位である０式（４）
、（５）からＶＡ２＝ ＶＡＩ−（Ｑｌ ／ （ＣＩ＋
Ｃ２） ） ”””（Ｅり定常状態では ＶＡ２＝ Ｖｃｃ −Ｖｔ ＝ ・・・（７）であ
るからＱ１＝ Ｖｃｃ Ｃ１ したがって毎秒当り伝送される電荷量は、Ｉｐｕｗｐ
（／’） Ｖｃｃ Ｃ１ｆｃ７ｃ （ｆｃ７ｃ は
クロックパルスφ１．φ２の周波数）である。
Ｃｔ−Ｑｔ ”””（４）＝ ＶＡ２ＣＩ＋ ＋（ＶＡ
２−ＶＣＣ）Ｃ１−＝４５）が成立つ、ただしＶＡ２は
電荷Ｑ１が移送された後の点Ａの電位である０式（４）
、（５）からＶＡ２＝ ＶＡＩ−（Ｑｌ ／ （ＣＩ＋
Ｃ２） ） ”””（Ｅり定常状態では ＶＡ２＝ Ｖｃｃ −Ｖｔ ＝ ・・・（７）であ
るからＱ１＝ Ｖｃｃ Ｃ１ したがって毎秒当り伝送される電荷量は、Ｉｐｕｗｐ
（／’） Ｖｃｃ Ｃ１ｆｃ７ｃ （ｆｃ７ｃ は
クロックパルスφ１．φ２の周波数）である。
上述した従来の昇圧回路方式のＭＯ３電圧変換回路は、
所望の高電圧を得るのに数十段という多くあ段数を必要
とし、結果として集積化した場合出力電圧値に対するチ
ップ６宥面積が大きくなり、またチップ占有面積当りの
出力電流が少く、立上り時間が長いという欠点があり、
また、２電源部式を用いたＭＯ５電圧変換回路は、チッ
プ外の部分で電源部分が占める容積が大きくなるという
欠点がある。
所望の高電圧を得るのに数十段という多くあ段数を必要
とし、結果として集積化した場合出力電圧値に対するチ
ップ６宥面積が大きくなり、またチップ占有面積当りの
出力電流が少く、立上り時間が長いという欠点があり、
また、２電源部式を用いたＭＯ５電圧変換回路は、チッ
プ外の部分で電源部分が占める容積が大きくなるという
欠点がある。
本発明のＣＭＯ３電圧変換回路は、ゲートがクロック入
力端子に接続され、ソースが電源の第１の電位端に接続
されている第１の導電型のＭＯＳトランジスタと、ゲー
トがクロック入力端子に接続され、ソースが電源の第２
の電位端に接続され、ドレインが第１の導電型のＭＯＳ
トランジスタのドレインと接続されている第２の導電型
のＭＯＳトランジスタと、一端が前記第１、第２の導電
型のＭｏＳトランジスタのドレインの接続点に接続され
、他端が出力端子に接続されているキャパシタと、出力
端子とキャパシタとの接続点と、電源のいずれか一方の
電位端との間に接続され、電源からキャパシタへの充電
々流を通過させ、キャパシタから電源への放電々流を阻
止するダイオードを有する。
力端子に接続され、ソースが電源の第１の電位端に接続
されている第１の導電型のＭＯＳトランジスタと、ゲー
トがクロック入力端子に接続され、ソースが電源の第２
の電位端に接続され、ドレインが第１の導電型のＭＯＳ
トランジスタのドレインと接続されている第２の導電型
のＭＯＳトランジスタと、一端が前記第１、第２の導電
型のＭｏＳトランジスタのドレインの接続点に接続され
、他端が出力端子に接続されているキャパシタと、出力
端子とキャパシタとの接続点と、電源のいずれか一方の
電位端との間に接続され、電源からキャパシタへの充電
々流を通過させ、キャパシタから電源への放電々流を阻
止するダイオードを有する。
したがって、ごく簡単な回路で所望の高電圧を得ること
ができ、出力電圧値に対するチップ占有面積を小さくシ
、シかもチップ占有面積当りの出力電流を大きく、立上
り時間を短くすることができる。
ができ、出力電圧値に対するチップ占有面積を小さくシ
、シかもチップ占有面積当りの出力電流を大きく、立上
り時間を短くすることができる。
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のＣＭＯＳ電圧変換回路の一実施例の回
路図、第２図は本実施例のシミュレーションによる入力
波形図、第３図は本実施例のシミュレーションによる出
力波形図である。
路図、第２図は本実施例のシミュレーションによる入力
波形図、第３図は本実施例のシミュレーションによる出
力波形図である。
ＰチャネルＭＯ３トランジスタＴｒｌは、ソースがＶｏ
ｏ電源端子１に接続され、ゲートがクロック入力端子３
に接続されている。ＮチャネルＭＯＳトランジスタ↑ｒ
２は、ソースが接地され、ゲートがクロック入力端子３
に接続され、ドレインがＰチ早ネルＭＯＳトランジスタ
ＴｒＩのドレインに接続されている。キャパシタＣがＰ
、ＮチャネルＭＯＳｈランジスタＴｒｌ 、 Ｔｒ２の
ドレインの接続点と出力端子４の間に接続されている。
ｏ電源端子１に接続され、ゲートがクロック入力端子３
に接続されている。ＮチャネルＭＯＳトランジスタ↑ｒ
２は、ソースが接地され、ゲートがクロック入力端子３
に接続され、ドレインがＰチ早ネルＭＯＳトランジスタ
ＴｒＩのドレインに接続されている。キャパシタＣがＰ
、ＮチャネルＭＯＳｈランジスタＴｒｌ 、 Ｔｒ２の
ドレインの接続点と出力端子４の間に接続されている。
ダイオードＤの７ノードがＶｏｏ電源端子ｌに接続され
、カンードがキャパシタＣおよび出力端子４に接続され
ている。
、カンードがキャパシタＣおよび出力端子４に接続され
ている。
次に本実施例の動作について説明する。
ｖＤＤ電源電圧１をＩＶにしておき、第２図に示されて
いるように、高さが１ｖのパルスが入力される。第１の
状態として入力クロック端子３をハイレベルに保つと、
ＭＯＳトランジスタＴｒｌ 。
いるように、高さが１ｖのパルスが入力される。第１の
状態として入力クロック端子３をハイレベルに保つと、
ＭＯＳトランジスタＴｒｌ 。
Ｔｒ２ とキャパシタＣとの接続点である節点５はロウ
レベルになり、キャパシタＣの出力端子側にはダイオー
ドＤを通して供給された電荷が蓄積される０次に第２の
状態として入力クロー、り端子３をロウレベルにすると
節点５はハイレベルになり、蓄積されたキャパシタＣの
低電位側端子、つまり節点５に高い電圧を供給したこと
になり、キャパシタＣの高電位側端子、つまり出力端子
４の電圧は供給した電圧（節点５の電圧）に応じた高い
電圧を出力する。第３図に示した本回路のシミュレーシ
ョン結果によると電源電圧、クロック電圧を１■にする
と最大出力電圧値１．３５Ｖを供給することができた。
レベルになり、キャパシタＣの出力端子側にはダイオー
ドＤを通して供給された電荷が蓄積される０次に第２の
状態として入力クロー、り端子３をロウレベルにすると
節点５はハイレベルになり、蓄積されたキャパシタＣの
低電位側端子、つまり節点５に高い電圧を供給したこと
になり、キャパシタＣの高電位側端子、つまり出力端子
４の電圧は供給した電圧（節点５の電圧）に応じた高い
電圧を出力する。第３図に示した本回路のシミュレーシ
ョン結果によると電源電圧、クロック電圧を１■にする
と最大出力電圧値１．３５Ｖを供給することができた。
〔発明の効果〕
以上説明したように本発明は、ごく簡単な回路で所望の
高電圧を得ることができ、出力電圧値に対するチップ占
有面積を小さく、しかもチップ占有面積当りの出力電流
を大きく、立ち上り時間を短かくする効果がある。
高電圧を得ることができ、出力電圧値に対するチップ占
有面積を小さく、しかもチップ占有面積当りの出力電流
を大きく、立ち上り時間を短かくする効果がある。
第１図は本発明のＣＭＯＳ電圧変換回路の一実施例を示
す回路図、第２図は本実施例の、シミュレーションによ
る入力波形図、第３図は本実施例の、シミュレーション
による出力波形図、第４図はＭＯ３電圧変換回路の従来
例を示す回路図である。 ■・・・Ｖｏｏ電源端子、 ３・・・クロック入力端
子、４・・・出力端子、 ５・・・節点、↑ｒｌ
・・・ＰチャネルＭＯ３トランジスタ、Ｔｒ２・・・Ｎ
チャネルＭＯ５トランジスタ、Ｃ・・・キャパシタ、
Ｄ・・・ダイオード。
す回路図、第２図は本実施例の、シミュレーションによ
る入力波形図、第３図は本実施例の、シミュレーション
による出力波形図、第４図はＭＯ３電圧変換回路の従来
例を示す回路図である。 ■・・・Ｖｏｏ電源端子、 ３・・・クロック入力端
子、４・・・出力端子、 ５・・・節点、↑ｒｌ
・・・ＰチャネルＭＯ３トランジスタ、Ｔｒ２・・・Ｎ
チャネルＭＯ５トランジスタ、Ｃ・・・キャパシタ、
Ｄ・・・ダイオード。
Claims (1)
- 【特許請求の範囲】 ゲートがクロック入力端子に接続され、ソースが電源の
第１の電位端に接続されている第１の導電型のＭＯＳト
ランジスタと、 ゲートが前記クロック入力端子に接続され、ソースが前
記電源の第２の電位端に接続され、ドレインが前記第１
の導電型のＭＯＳトランジスタのドレインと接続されて
いる第２の導電型のＭＯＳトランジスタと、 一端が前記第１、第２の導電型のＭＯＳトランジスタの
ドレインの接続点に接続され、他端が出力端子に接続さ
れているキャパシタと、 前記出力端子と前記キャパシタとの接続点と、前記電源
のいずれか一方の電位端との間に接続され、前記電源か
ら前記キャパシタへの充電々流を通過させ、前記キャパ
シタから前記電源への放電々流を阻止するダイオードを
有するＣＭＯＳ電圧変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61076971A JPS62233064A (ja) | 1986-04-02 | 1986-04-02 | Ｃｍｏｓ電圧変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61076971A JPS62233064A (ja) | 1986-04-02 | 1986-04-02 | Ｃｍｏｓ電圧変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62233064A true JPS62233064A (ja) | 1987-10-13 |
Family
ID=13620669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61076971A Pending JPS62233064A (ja) | 1986-04-02 | 1986-04-02 | Ｃｍｏｓ電圧変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62233064A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01259751A (ja) * | 1988-04-07 | 1989-10-17 | Toshiba Corp | 昇圧回路 |
| KR100527606B1 (ko) * | 1994-05-27 | 2006-06-07 | 소니 가부시끼 가이샤 | 승압회로및이회로를사용한고체촬상장치 |
| JP2011062006A (ja) * | 2009-09-11 | 2011-03-24 | Murata Mfg Co Ltd | 昇圧回路 |
-
1986
- 1986-04-02 JP JP61076971A patent/JPS62233064A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01259751A (ja) * | 1988-04-07 | 1989-10-17 | Toshiba Corp | 昇圧回路 |
| KR100527606B1 (ko) * | 1994-05-27 | 2006-06-07 | 소니 가부시끼 가이샤 | 승압회로및이회로를사용한고체촬상장치 |
| JP2011062006A (ja) * | 2009-09-11 | 2011-03-24 | Murata Mfg Co Ltd | 昇圧回路 |
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