JPS6180598A - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JPS6180598A JPS6180598A JP59200224A JP20022484A JPS6180598A JP S6180598 A JPS6180598 A JP S6180598A JP 59200224 A JP59200224 A JP 59200224A JP 20022484 A JP20022484 A JP 20022484A JP S6180598 A JPS6180598 A JP S6180598A
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- capacitor
- transistor
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- drain
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＢＦＲＯＭ（電気的に書換え可能なプログラマ
ブル続出し専用メモリ）の書込みに用いる昇圧回路に関
する。
ブル続出し専用メモリ）の書込みに用いる昇圧回路に関
する。
ＥＦＲＯＭの書込みには、供給電源の電圧よりも高い電
圧が必要で、そのために檻々の昇圧回路が工夫され℃い
る。第４図は従来の昇圧回路の代表的な一例を示す回路
図で、いわゆるチャージポンプ型の昇圧回路で６段の場
合を示す。
圧が必要で、そのために檻々の昇圧回路が工夫され℃い
る。第４図は従来の昇圧回路の代表的な一例を示す回路
図で、いわゆるチャージポンプ型の昇圧回路で６段の場
合を示す。
この従来例の回路は、１個のキャパシタ例えばＣ７と１
個のＭＯＳ）ランジスタ（以下、トランジスタという。
個のＭＯＳ）ランジスタ（以下、トランジスタという。
）例えばＭ、からなる部分回路の継続接続回路として構
成される。部分回路のキャパシタＣ７〜Ｃ２の一端はト
ランジスタのソースとゲートに接続され、キャパシタＣ
２ルＣ丁の他端はクロックｕ、 、 、ｍ、のいずれか
一方に接続される。
成される。部分回路のキャパシタＣ７〜Ｃ２の一端はト
ランジスタのソースとゲートに接続され、キャパシタＣ
２ルＣ丁の他端はクロックｕ、 、 、ｍ、のいずれか
一方に接続される。
部分回路を構成するトランジスタのソースとゲートは前
段の部分回路のトランジスタのドレインに接続され、ド
レインは次段のトランジスタのソースとゲートに接続さ
れる。また、クロ、りＳ、Ｓｔの接続順序は部分回路の
奇数番目はクロ、りＯＩに、偶数番目はクロックＯｆに
接続されるようにする。なお第４図において、 Ｍｌ〜
Ｍ７はＮチャネルＭＯＳトランジスタ、ＣＬは負荷キャ
パシタである。
段の部分回路のトランジスタのドレインに接続され、ド
レインは次段のトランジスタのソースとゲートに接続さ
れる。また、クロ、りＳ、Ｓｔの接続順序は部分回路の
奇数番目はクロ、りＯＩに、偶数番目はクロックＯｆに
接続されるようにする。なお第４図において、 Ｍｌ〜
Ｍ７はＮチャネルＭＯＳトランジスタ、ＣＬは負荷キャ
パシタである。
本従来例の動作原理は、クロ、り、ｍ、、ｐ、を動作さ
せることにより、電源Ｖ。。及び本回路が形成されてい
る半導体基板から電荷を吸い上げ、出力ＯＵＴに高電圧
を発生させるものである。
せることにより、電源Ｖ。。及び本回路が形成されてい
る半導体基板から電荷を吸い上げ、出力ＯＵＴに高電圧
を発生させるものである。
以上のような回路構成を有する従来の昇圧回路は、その
動作・原理からし曵所望の高電圧を得るのに例えば５０
段程度の多くの段数を必要とし、結果として集積化した
場合チップと有面積当りの出力電流が少く、立上り時間
が長く動作周波数が低いという欠点がある。
動作・原理からし曵所望の高電圧を得るのに例えば５０
段程度の多くの段数を必要とし、結果として集積化した
場合チップと有面積当りの出力電流が少く、立上り時間
が長く動作周波数が低いという欠点がある。
従って、本発明の目的は、所望の高電圧を得るのに必要
な段数が少く、それに対応してチップ占有面積当りの出
力電流が犬で、立上り時間が短かく動作周波数の高いと
ころの昇圧回路を提供することにある。
な段数が少く、それに対応してチップ占有面積当りの出
力電流が犬で、立上り時間が短かく動作周波数の高いと
ころの昇圧回路を提供することにある。
本発明の昇圧回路は、ドレインが第１の電源端子にソー
スがキャパシタの一端にゲートが第１のクロック端子に
それぞれ接続された一導電型の第１のトランジスタと、
ドレインが前記キャパシタの他端にソースが第２の電源
端子にゲートが第２のクロ、り端子にそれぞれ接続され
たー導を型の第２のトランジスタと、ソース及びバック
ゲートが前記キャパシタの一端にゲートが第３のクロッ
ク端子にそれぞれ接続された逆導電型の第３のトランジ
スタとからなる部分回路を、前記第３のトランジスタの
ドレインを次段の前記部分回路の前記キャパシタの他端
に接続することにより複数個継続接続した回路を有し℃
いる。
スがキャパシタの一端にゲートが第１のクロック端子に
それぞれ接続された一導電型の第１のトランジスタと、
ドレインが前記キャパシタの他端にソースが第２の電源
端子にゲートが第２のクロ、り端子にそれぞれ接続され
たー導を型の第２のトランジスタと、ソース及びバック
ゲートが前記キャパシタの一端にゲートが第３のクロッ
ク端子にそれぞれ接続された逆導電型の第３のトランジ
スタとからなる部分回路を、前記第３のトランジスタの
ドレインを次段の前記部分回路の前記キャパシタの他端
に接続することにより複数個継続接続した回路を有し℃
いる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図、第２図はその
部分回路の構成を示す回路図である。
部分回路の構成を示す回路図である。
本実施例は、ドレインが第１の電源端子である′に源Ｖ
ＤＤ端子１にソースがキャパシタＣ１の一端にゲートが
第１のクロック端子２にそれぞれ接続されたＮチャネル
トランジスタＴｒｉと、ドレインがキャパシタＣ１の他
端にソースが第２の電源端子である接地端子５にゲート
が第２のクロック端子４にそれぞれ接続されたＮチャネ
ルトランジスタＴｒ２と、ソース及びバックゲートがキ
ャパシタＣ１の一端にゲートが第３のクロック端子３に
それぞれ接続されたＰチャネルトランジスタＴｒ３とか
らなる部分回路を、トランジスタＴｒ３のドレインを次
段の前記部分回路のキャパシタＣ１の他端に接続するこ
とにより５個継続接続した回路を含むことから構成され
る。
ＤＤ端子１にソースがキャパシタＣ１の一端にゲートが
第１のクロック端子２にそれぞれ接続されたＮチャネル
トランジスタＴｒｉと、ドレインがキャパシタＣ１の他
端にソースが第２の電源端子である接地端子５にゲート
が第２のクロック端子４にそれぞれ接続されたＮチャネ
ルトランジスタＴｒ２と、ソース及びバックゲートがキ
ャパシタＣ１の一端にゲートが第３のクロック端子３に
それぞれ接続されたＰチャネルトランジスタＴｒ３とか
らなる部分回路を、トランジスタＴｒ３のドレインを次
段の前記部分回路のキャパシタＣ１の他端に接続するこ
とにより５個継続接続した回路を含むことから構成され
る。
なお第１図におい℃、トランジスタＴｒｉはトランジス
タ６〜１０からなり、トランジスタＴｒ２はトランジス
タ１１〜１５かもなり、トランジスタＴｒ３はトランジ
スタ２１〜２５かもなり、キャパシタＣ１はキャパシタ
１６〜２０かもなる。さらに２６はダイオード接続のＮ
チャネルトランジスタ、２７は負荷キャパシタ、２８は
出力端子である。
タ６〜１０からなり、トランジスタＴｒ２はトランジス
タ１１〜１５かもなり、トランジスタＴｒ３はトランジ
スタ２１〜２５かもなり、キャパシタＣ１はキャパシタ
１６〜２０かもなる。さらに２６はダイオード接続のＮ
チャネルトランジスタ、２７は負荷キャパシタ、２８は
出力端子である。
又ここで、トランジスタＴｒ３のバックゲートをソース
と接続したのは、バックゲートを、電源ＶＤＤに接続す
るとＮウェルとＰチャネルトランジスタＴｒ３のソース
間にＰＮ接合が形成され電圧が降下してしまうのを防止
するためであり、一方ＮチャネルトランジスタＴｒｉ、
Ｔｒ２のバックゲートは接地される。
と接続したのは、バックゲートを、電源ＶＤＤに接続す
るとＮウェルとＰチャネルトランジスタＴｒ３のソース
間にＰＮ接合が形成され電圧が降下してしまうのを防止
するためであり、一方ＮチャネルトランジスタＴｒｉ、
Ｔｒ２のバックゲートは接地される。
次に本実施例の動作につい℃説明する。
クロック端子２，３．４に入力されるクロックは、初め
にトランジスタＴｒｉ （６〜１０）とトランジスタＴ
ｒ２ （１１〜１５）をオン、トランジスタＴｒ３ （
２１〜２５）をオフさせ、次にトランジスタＴｒ１（６
〜ｌＯ）とトランジスタＴｒ２ （１１〜１５）を、オ
フ、トランジスタＴｒ３ （２１〜２５ ）をオンさせ
るようにタイミングをとり駆動される。
にトランジスタＴｒｉ （６〜１０）とトランジスタＴ
ｒ２ （１１〜１５）をオン、トランジスタＴｒ３ （
２１〜２５）をオフさせ、次にトランジスタＴｒ１（６
〜ｌＯ）とトランジスタＴｒ２ （１１〜１５）を、オ
フ、トランジスタＴｒ３ （２１〜２５ ）をオンさせ
るようにタイミングをとり駆動される。
かくして、初めにキャパシタＣＩ （１６〜２０）は電
源ＶＤＤ端子１と接地端子５間に並列に接続されて、そ
れぞれ電源ＶＤＤにより充電される。次にキャパシタＣ
１（１６〜２０）は電源ＶＤＤと接地から切り離され直
列に接続されて蓄「された電荷に対応した出力電圧を出
力する。
源ＶＤＤ端子１と接地端子５間に並列に接続されて、そ
れぞれ電源ＶＤＤにより充電される。次にキャパシタＣ
１（１６〜２０）は電源ＶＤＤと接地から切り離され直
列に接続されて蓄「された電荷に対応した出力電圧を出
力する。
この場合の出力電圧Ｖ。（Ｖｌと出力下、荷Ｑ０（Ｃ／
ｃｙｃｌｅ ）は次のように与えられる。
ｃｙｃｌｅ ）は次のように与えられる。
Ｖｏ ＝ ｎ （ＶＤＤ−ＶＴＮ ） −ＶＴＰ
・・・・” −（１）ただし、ｎは部分回路の段数（
キャパシタの数）ＶＤＤは電源ＶＤＤの電圧％ ＶＴＮ
はＮチャネルトランジスタのしきい値電圧、ＶＴｐ（ｄ
Ｐチャネルトランジスタのしきい値電圧である。
・・・・” −（１）ただし、ｎは部分回路の段数（
キャパシタの数）ＶＤＤは電源ＶＤＤの電圧％ ＶＴＮ
はＮチャネルトランジスタのしきい値電圧、ＶＴｐ（ｄ
Ｐチャネルトランジスタのしきい値電圧である。
ただしＣ８はキャパシタ１個の容量である。
なお、第１図の回路において、実際にはトランジスタ１
１とトランジスタ２５を省いても同様の動作が得られる
。
１とトランジスタ２５を省いても同様の動作が得られる
。
第３図は本発明の他の実施例である段数ｎ ＝ ７の場
合の特性図で、クロック周波数ｆｃＬ（Ｈｚ）とクロッ
ク電圧■ｃＬ（■）と電源電圧ＶＤＤ（ｖ）とを変えた
ときの出力電圧Ｖ。（Ｖ）の関係を表わしている。
合の特性図で、クロック周波数ｆｃＬ（Ｈｚ）とクロッ
ク電圧■ｃＬ（■）と電源電圧ＶＤＤ（ｖ）とを変えた
ときの出力電圧Ｖ。（Ｖ）の関係を表わしている。
この特性は例えば第１図の回路において、出力端子２８
に負荷抵抗を接続し、クロック端子２，３゜４にそれぞ
れクロック電圧３ 、４ 、５Ｖのクロックを周波数を
変えて印加し、一方電源ＶＤＤの電圧をそれぞれ３ 、
４ 、５Ｖとして測定したものである。
に負荷抵抗を接続し、クロック端子２，３゜４にそれぞ
れクロック電圧３ 、４ 、５Ｖのクロックを周波数を
変えて印加し、一方電源ＶＤＤの電圧をそれぞれ３ 、
４ 、５Ｖとして測定したものである。
測定の結果は第３図のようにクロック周波数の高低によ
り出力電圧が変化するが、クロック電圧ｖｃＬ、１！源
電圧ＶＤＤが共Ｋ ５ Ｖ Ｏ場合最高１ ｏ、ｓｖの
昇圧電圧が得られる。又、クロック周波数３×１０
（Ｈｚ）でも出力電圧はＩＯＶ以上であり十分な高速特
性を示している。
り出力電圧が変化するが、クロック電圧ｖｃＬ、１！源
電圧ＶＤＤが共Ｋ ５ Ｖ Ｏ場合最高１ ｏ、ｓｖの
昇圧電圧が得られる。又、クロック周波数３×１０
（Ｈｚ）でも出力電圧はＩＯＶ以上であり十分な高速特
性を示している。
ところで、本実施例の段数は７段であり、若し本実施例
と同程度の出力電圧を第４図の従来回路で得ようとする
とその段数は約４０段以上が必要である。
と同程度の出力電圧を第４図の従来回路で得ようとする
とその段数は約４０段以上が必要である。
従って、本実施例の部分回路の構成要素がトギヤ９２２
３個キャパシタ１個で、第１図の部分回路の構成要素よ
りトランジスタ２個多いにもかかわらず、回路全体では
、本実施例の構成要素数（部分回路のみの合計でトラン
ジスタ２１個、キャパシタ７個）は、従来例の構成要素
数（ｇＪ部分回路みの合計でトランジスタ４０個以上、
キャパシタ４０個以上）に比べて圧倒的に少くなる。な
おこの比較には各トランジスタやキャパシタの大きさも
関係するので、構成要素数のみの比較のでは正確さ奢欠
くが、県債化した場合チップ面積当りの出力電流が小さ
いという従来の問題点を十分に解消することができる。
３個キャパシタ１個で、第１図の部分回路の構成要素よ
りトランジスタ２個多いにもかかわらず、回路全体では
、本実施例の構成要素数（部分回路のみの合計でトラン
ジスタ２１個、キャパシタ７個）は、従来例の構成要素
数（ｇＪ部分回路みの合計でトランジスタ４０個以上、
キャパシタ４０個以上）に比べて圧倒的に少くなる。な
おこの比較には各トランジスタやキャパシタの大きさも
関係するので、構成要素数のみの比較のでは正確さ奢欠
くが、県債化した場合チップ面積当りの出力電流が小さ
いという従来の問題点を十分に解消することができる。
さらに、本発明の回路はＣＩＷ Ｏ８ｉｐｌ成をとって
いるので消費正カカ録トさいという利点も得られる。
いるので消費正カカ録トさいという利点も得られる。
なお、上記説明においてはトランジスタとじ℃ＭＯＳト
ランジスタを用いたが、他の絶紗ゲート現電界効果トラ
ンジスタを用いても同様である。
ランジスタを用いたが、他の絶紗ゲート現電界効果トラ
ンジスタを用いても同様である。
以上、詳絽説明したとおり、本発明の昇圧回路は、上記
の構成により、０ＭＯ８製造技術により容易に集積回路
化され、チップ面積当りの出力電流が大きくとれると共
に立上り時間が短かくて動作周波数が高く、かつ消＊電
力が小さいという効果を有する。従って本発明の昇圧口
ＶＩ５は単一５Ｖ電源の半導体実績回路において、ｇＰ
ＲＯＭの１．込み電源回路として用いることかできその
効果は犬である。
の構成により、０ＭＯ８製造技術により容易に集積回路
化され、チップ面積当りの出力電流が大きくとれると共
に立上り時間が短かくて動作周波数が高く、かつ消＊電
力が小さいという効果を有する。従って本発明の昇圧口
ＶＩ５は単一５Ｖ電源の半導体実績回路において、ｇＰ
ＲＯＭの１．込み電源回路として用いることかできその
効果は犬である。
第１図は本発明の一実施例を示す回路図、ル２図はその
部分回路の４＋ｆ、ｂＸ、 葡示す回路図、第３９は本
発明の他の実施例の特性−１第４図は従来の昇５・・・
・・・ｆ＆地端子、６〜１５・・・・・・Ｎチャネルへ
４０８トランジスタ、１６〜２０・・・・・・キャパシ
タ、２１〜２５・・・・・・Ｐチャネル−ＭＯＳ）ラン
ジスメ、２６・・・・・・Ｎチャネルｆ’ｖ１０８）ラ
ンジスタ、２７・・・・・・負荷キャパシタ、２８・・
・・・・出力端子、Ｃ１・・・・・・キャパシタ、Ｔｒ
ｉ、Ｔｒ２・・・・・・ＮチャネルＭＯＳトランジスタ
、Ｔｒ３・旧・・ＰチャネルＭＯ８）ランジスタ。 第３ 図
部分回路の４＋ｆ、ｂＸ、 葡示す回路図、第３９は本
発明の他の実施例の特性−１第４図は従来の昇５・・・
・・・ｆ＆地端子、６〜１５・・・・・・Ｎチャネルへ
４０８トランジスタ、１６〜２０・・・・・・キャパシ
タ、２１〜２５・・・・・・Ｐチャネル−ＭＯＳ）ラン
ジスメ、２６・・・・・・Ｎチャネルｆ’ｖ１０８）ラ
ンジスタ、２７・・・・・・負荷キャパシタ、２８・・
・・・・出力端子、Ｃ１・・・・・・キャパシタ、Ｔｒ
ｉ、Ｔｒ２・・・・・・ＮチャネルＭＯＳトランジスタ
、Ｔｒ３・旧・・ＰチャネルＭＯ８）ランジスタ。 第３ 図
Claims (1)
- ドレインが第１の電源端子にソースがキャパシタの一
端にゲートが第１のクロック端子にそれぞれ接続された
一導電型の第１のトランジスタと、ドレインが前記キャ
パシタの他端にソースが第２の電源端子にゲートが第２
のクロック端子にそれぞれ接続された一導電型の第２の
トランジスタと、ソース及びバックゲートが前記キャパ
シタの一端にゲートが第３のクロック端子にそれぞれ接
続された逆導電型の第３のトランジスタとからなる部分
回路を、前記第３のトランジスタのドレインを次段の前
記部分回路の前記キャパシタの他端に接続することによ
り複数個継続接続した回路を含むことを特徴とする昇圧
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200224A JPS6180598A (ja) | 1984-09-25 | 1984-09-25 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200224A JPS6180598A (ja) | 1984-09-25 | 1984-09-25 | 昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180598A true JPS6180598A (ja) | 1986-04-24 |
Family
ID=16420870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59200224A Pending JPS6180598A (ja) | 1984-09-25 | 1984-09-25 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180598A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6412858A (en) * | 1987-07-02 | 1989-01-17 | Sharp Kk | Stabilizing method for boosting voltage |
| US5469399A (en) * | 1993-03-16 | 1995-11-21 | Kabushiki Kaisha Toshiba | Semiconductor memory, memory card, and method of driving power supply for EEPROM |
| US5969988A (en) * | 1993-08-17 | 1999-10-19 | Kabushiki Kaisha Toshiba | Voltage multiplier circuit and nonvolatile semiconductor memory device having voltage multiplier |
| US6341077B1 (en) | 1999-11-15 | 2002-01-22 | Nec Corporation | Boosting circuit |
-
1984
- 1984-09-25 JP JP59200224A patent/JPS6180598A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6412858A (en) * | 1987-07-02 | 1989-01-17 | Sharp Kk | Stabilizing method for boosting voltage |
| US5469399A (en) * | 1993-03-16 | 1995-11-21 | Kabushiki Kaisha Toshiba | Semiconductor memory, memory card, and method of driving power supply for EEPROM |
| US5969988A (en) * | 1993-08-17 | 1999-10-19 | Kabushiki Kaisha Toshiba | Voltage multiplier circuit and nonvolatile semiconductor memory device having voltage multiplier |
| US6341077B1 (en) | 1999-11-15 | 2002-01-22 | Nec Corporation | Boosting circuit |
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