JPS6180598A - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JPS6180598A JPS6180598A JP59200224A JP20022484A JPS6180598A JP S6180598 A JPS6180598 A JP S6180598A JP 59200224 A JP59200224 A JP 59200224A JP 20022484 A JP20022484 A JP 20022484A JP S6180598 A JPS6180598 A JP S6180598A
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- JP
- Japan
- Prior art keywords
- capacitor
- transistor
- source
- drain
- circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はBFROM(電気的に書換え可能なプログラマ
ブル続出し専用メモリ)の書込みに用いる昇圧回路に関
する。
ブル続出し専用メモリ)の書込みに用いる昇圧回路に関
する。
EFROMの書込みには、供給電源の電圧よりも高い電
圧が必要で、そのために檻々の昇圧回路が工夫され℃い
る。第4図は従来の昇圧回路の代表的な一例を示す回路
図で、いわゆるチャージポンプ型の昇圧回路で6段の場
合を示す。
圧が必要で、そのために檻々の昇圧回路が工夫され℃い
る。第4図は従来の昇圧回路の代表的な一例を示す回路
図で、いわゆるチャージポンプ型の昇圧回路で6段の場
合を示す。
この従来例の回路は、1個のキャパシタ例えばC7と1
個のMOS)ランジスタ(以下、トランジスタという。
個のMOS)ランジスタ(以下、トランジスタという。
)例えばM、からなる部分回路の継続接続回路として構
成される。部分回路のキャパシタC7〜C2の一端はト
ランジスタのソースとゲートに接続され、キャパシタC
2ルC丁の他端はクロックu、 、 、m、のいずれか
一方に接続される。
成される。部分回路のキャパシタC7〜C2の一端はト
ランジスタのソースとゲートに接続され、キャパシタC
2ルC丁の他端はクロックu、 、 、m、のいずれか
一方に接続される。
部分回路を構成するトランジスタのソースとゲートは前
段の部分回路のトランジスタのドレインに接続され、ド
レインは次段のトランジスタのソースとゲートに接続さ
れる。また、クロ、りS、Stの接続順序は部分回路の
奇数番目はクロ、りOIに、偶数番目はクロックOfに
接続されるようにする。なお第4図において、 Ml〜
M7はNチャネルMOSトランジスタ、CLは負荷キャ
パシタである。
段の部分回路のトランジスタのドレインに接続され、ド
レインは次段のトランジスタのソースとゲートに接続さ
れる。また、クロ、りS、Stの接続順序は部分回路の
奇数番目はクロ、りOIに、偶数番目はクロックOfに
接続されるようにする。なお第4図において、 Ml〜
M7はNチャネルMOSトランジスタ、CLは負荷キャ
パシタである。
本従来例の動作原理は、クロ、り、m、、p、を動作さ
せることにより、電源V。。及び本回路が形成されてい
る半導体基板から電荷を吸い上げ、出力OUTに高電圧
を発生させるものである。
せることにより、電源V。。及び本回路が形成されてい
る半導体基板から電荷を吸い上げ、出力OUTに高電圧
を発生させるものである。
以上のような回路構成を有する従来の昇圧回路は、その
動作・原理からし曵所望の高電圧を得るのに例えば50
段程度の多くの段数を必要とし、結果として集積化した
場合チップと有面積当りの出力電流が少く、立上り時間
が長く動作周波数が低いという欠点がある。
動作・原理からし曵所望の高電圧を得るのに例えば50
段程度の多くの段数を必要とし、結果として集積化した
場合チップと有面積当りの出力電流が少く、立上り時間
が長く動作周波数が低いという欠点がある。
従って、本発明の目的は、所望の高電圧を得るのに必要
な段数が少く、それに対応してチップ占有面積当りの出
力電流が犬で、立上り時間が短かく動作周波数の高いと
ころの昇圧回路を提供することにある。
な段数が少く、それに対応してチップ占有面積当りの出
力電流が犬で、立上り時間が短かく動作周波数の高いと
ころの昇圧回路を提供することにある。
本発明の昇圧回路は、ドレインが第1の電源端子にソー
スがキャパシタの一端にゲートが第1のクロック端子に
それぞれ接続された一導電型の第1のトランジスタと、
ドレインが前記キャパシタの他端にソースが第2の電源
端子にゲートが第2のクロ、り端子にそれぞれ接続され
たー導を型の第2のトランジスタと、ソース及びバック
ゲートが前記キャパシタの一端にゲートが第3のクロッ
ク端子にそれぞれ接続された逆導電型の第3のトランジ
スタとからなる部分回路を、前記第3のトランジスタの
ドレインを次段の前記部分回路の前記キャパシタの他端
に接続することにより複数個継続接続した回路を有し℃
いる。
スがキャパシタの一端にゲートが第1のクロック端子に
それぞれ接続された一導電型の第1のトランジスタと、
ドレインが前記キャパシタの他端にソースが第2の電源
端子にゲートが第2のクロ、り端子にそれぞれ接続され
たー導を型の第2のトランジスタと、ソース及びバック
ゲートが前記キャパシタの一端にゲートが第3のクロッ
ク端子にそれぞれ接続された逆導電型の第3のトランジ
スタとからなる部分回路を、前記第3のトランジスタの
ドレインを次段の前記部分回路の前記キャパシタの他端
に接続することにより複数個継続接続した回路を有し℃
いる。
以下、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例を示す回路図、第2図はその
部分回路の構成を示す回路図である。
部分回路の構成を示す回路図である。
本実施例は、ドレインが第1の電源端子である′に源V
DD端子1にソースがキャパシタC1の一端にゲートが
第1のクロック端子2にそれぞれ接続されたNチャネル
トランジスタTriと、ドレインがキャパシタC1の他
端にソースが第2の電源端子である接地端子5にゲート
が第2のクロック端子4にそれぞれ接続されたNチャネ
ルトランジスタTr2と、ソース及びバックゲートがキ
ャパシタC1の一端にゲートが第3のクロック端子3に
それぞれ接続されたPチャネルトランジスタTr3とか
らなる部分回路を、トランジスタTr3のドレインを次
段の前記部分回路のキャパシタC1の他端に接続するこ
とにより5個継続接続した回路を含むことから構成され
る。
DD端子1にソースがキャパシタC1の一端にゲートが
第1のクロック端子2にそれぞれ接続されたNチャネル
トランジスタTriと、ドレインがキャパシタC1の他
端にソースが第2の電源端子である接地端子5にゲート
が第2のクロック端子4にそれぞれ接続されたNチャネ
ルトランジスタTr2と、ソース及びバックゲートがキ
ャパシタC1の一端にゲートが第3のクロック端子3に
それぞれ接続されたPチャネルトランジスタTr3とか
らなる部分回路を、トランジスタTr3のドレインを次
段の前記部分回路のキャパシタC1の他端に接続するこ
とにより5個継続接続した回路を含むことから構成され
る。
なお第1図におい℃、トランジスタTriはトランジス
タ6〜10からなり、トランジスタTr2はトランジス
タ11〜15かもなり、トランジスタTr3はトランジ
スタ21〜25かもなり、キャパシタC1はキャパシタ
16〜20かもなる。さらに26はダイオード接続のN
チャネルトランジスタ、27は負荷キャパシタ、28は
出力端子である。
タ6〜10からなり、トランジスタTr2はトランジス
タ11〜15かもなり、トランジスタTr3はトランジ
スタ21〜25かもなり、キャパシタC1はキャパシタ
16〜20かもなる。さらに26はダイオード接続のN
チャネルトランジスタ、27は負荷キャパシタ、28は
出力端子である。
又ここで、トランジスタTr3のバックゲートをソース
と接続したのは、バックゲートを、電源VDDに接続す
るとNウェルとPチャネルトランジスタTr3のソース
間にPN接合が形成され電圧が降下してしまうのを防止
するためであり、一方NチャネルトランジスタTri、
Tr2のバックゲートは接地される。
と接続したのは、バックゲートを、電源VDDに接続す
るとNウェルとPチャネルトランジスタTr3のソース
間にPN接合が形成され電圧が降下してしまうのを防止
するためであり、一方NチャネルトランジスタTri、
Tr2のバックゲートは接地される。
次に本実施例の動作につい℃説明する。
クロック端子2,3.4に入力されるクロックは、初め
にトランジスタTri (6〜10)とトランジスタT
r2 (11〜15)をオン、トランジスタTr3 (
21〜25)をオフさせ、次にトランジスタTr1(6
〜lO)とトランジスタTr2 (11〜15)を、オ
フ、トランジスタTr3 (21〜25 )をオンさせ
るようにタイミングをとり駆動される。
にトランジスタTri (6〜10)とトランジスタT
r2 (11〜15)をオン、トランジスタTr3 (
21〜25)をオフさせ、次にトランジスタTr1(6
〜lO)とトランジスタTr2 (11〜15)を、オ
フ、トランジスタTr3 (21〜25 )をオンさせ
るようにタイミングをとり駆動される。
かくして、初めにキャパシタCI (16〜20)は電
源VDD端子1と接地端子5間に並列に接続されて、そ
れぞれ電源VDDにより充電される。次にキャパシタC
1(16〜20)は電源VDDと接地から切り離され直
列に接続されて蓄「された電荷に対応した出力電圧を出
力する。
源VDD端子1と接地端子5間に並列に接続されて、そ
れぞれ電源VDDにより充電される。次にキャパシタC
1(16〜20)は電源VDDと接地から切り離され直
列に接続されて蓄「された電荷に対応した出力電圧を出
力する。
この場合の出力電圧V。(Vlと出力下、荷Q0(C/
cycle )は次のように与えられる。
cycle )は次のように与えられる。
Vo = n (VDD−VTN ) −VTP
・・・・” −(1)ただし、nは部分回路の段数(
キャパシタの数)VDDは電源VDDの電圧% VTN
はNチャネルトランジスタのしきい値電圧、VTp(d
Pチャネルトランジスタのしきい値電圧である。
・・・・” −(1)ただし、nは部分回路の段数(
キャパシタの数)VDDは電源VDDの電圧% VTN
はNチャネルトランジスタのしきい値電圧、VTp(d
Pチャネルトランジスタのしきい値電圧である。
ただしC8はキャパシタ1個の容量である。
なお、第1図の回路において、実際にはトランジスタ1
1とトランジスタ25を省いても同様の動作が得られる
。
1とトランジスタ25を省いても同様の動作が得られる
。
第3図は本発明の他の実施例である段数n = 7の場
合の特性図で、クロック周波数fcL(Hz)とクロッ
ク電圧■cL(■)と電源電圧VDD(v)とを変えた
ときの出力電圧V。(V)の関係を表わしている。
合の特性図で、クロック周波数fcL(Hz)とクロッ
ク電圧■cL(■)と電源電圧VDD(v)とを変えた
ときの出力電圧V。(V)の関係を表わしている。
この特性は例えば第1図の回路において、出力端子28
に負荷抵抗を接続し、クロック端子2,3゜4にそれぞ
れクロック電圧3 、4 、5Vのクロックを周波数を
変えて印加し、一方電源VDDの電圧をそれぞれ3 、
4 、5Vとして測定したものである。
に負荷抵抗を接続し、クロック端子2,3゜4にそれぞ
れクロック電圧3 、4 、5Vのクロックを周波数を
変えて印加し、一方電源VDDの電圧をそれぞれ3 、
4 、5Vとして測定したものである。
測定の結果は第3図のようにクロック周波数の高低によ
り出力電圧が変化するが、クロック電圧vcL、1!源
電圧VDDが共K 5 V O場合最高1 o、svの
昇圧電圧が得られる。又、クロック周波数3×10
(Hz)でも出力電圧はIOV以上であり十分な高速特
性を示している。
り出力電圧が変化するが、クロック電圧vcL、1!源
電圧VDDが共K 5 V O場合最高1 o、svの
昇圧電圧が得られる。又、クロック周波数3×10
(Hz)でも出力電圧はIOV以上であり十分な高速特
性を示している。
ところで、本実施例の段数は7段であり、若し本実施例
と同程度の出力電圧を第4図の従来回路で得ようとする
とその段数は約40段以上が必要である。
と同程度の出力電圧を第4図の従来回路で得ようとする
とその段数は約40段以上が必要である。
従って、本実施例の部分回路の構成要素がトギヤ922
3個キャパシタ1個で、第1図の部分回路の構成要素よ
りトランジスタ2個多いにもかかわらず、回路全体では
、本実施例の構成要素数(部分回路のみの合計でトラン
ジスタ21個、キャパシタ7個)は、従来例の構成要素
数(gJ部分回路みの合計でトランジスタ40個以上、
キャパシタ40個以上)に比べて圧倒的に少くなる。な
おこの比較には各トランジスタやキャパシタの大きさも
関係するので、構成要素数のみの比較のでは正確さ奢欠
くが、県債化した場合チップ面積当りの出力電流が小さ
いという従来の問題点を十分に解消することができる。
3個キャパシタ1個で、第1図の部分回路の構成要素よ
りトランジスタ2個多いにもかかわらず、回路全体では
、本実施例の構成要素数(部分回路のみの合計でトラン
ジスタ21個、キャパシタ7個)は、従来例の構成要素
数(gJ部分回路みの合計でトランジスタ40個以上、
キャパシタ40個以上)に比べて圧倒的に少くなる。な
おこの比較には各トランジスタやキャパシタの大きさも
関係するので、構成要素数のみの比較のでは正確さ奢欠
くが、県債化した場合チップ面積当りの出力電流が小さ
いという従来の問題点を十分に解消することができる。
さらに、本発明の回路はCIW O8ipl成をとって
いるので消費正カカ録トさいという利点も得られる。
いるので消費正カカ録トさいという利点も得られる。
なお、上記説明においてはトランジスタとじ℃MOSト
ランジスタを用いたが、他の絶紗ゲート現電界効果トラ
ンジスタを用いても同様である。
ランジスタを用いたが、他の絶紗ゲート現電界効果トラ
ンジスタを用いても同様である。
以上、詳絽説明したとおり、本発明の昇圧回路は、上記
の構成により、0MO8製造技術により容易に集積回路
化され、チップ面積当りの出力電流が大きくとれると共
に立上り時間が短かくて動作周波数が高く、かつ消*電
力が小さいという効果を有する。従って本発明の昇圧口
VI5は単一5V電源の半導体実績回路において、gP
ROMの1.込み電源回路として用いることかできその
効果は犬である。
の構成により、0MO8製造技術により容易に集積回路
化され、チップ面積当りの出力電流が大きくとれると共
に立上り時間が短かくて動作周波数が高く、かつ消*電
力が小さいという効果を有する。従って本発明の昇圧口
VI5は単一5V電源の半導体実績回路において、gP
ROMの1.込み電源回路として用いることかできその
効果は犬である。
第1図は本発明の一実施例を示す回路図、ル2図はその
部分回路の4+f、bX、 葡示す回路図、第39は本
発明の他の実施例の特性−1第4図は従来の昇5・・・
・・・f&地端子、6〜15・・・・・・Nチャネルへ
408トランジスタ、16〜20・・・・・・キャパシ
タ、21〜25・・・・・・Pチャネル−MOS)ラン
ジスメ、26・・・・・・Nチャネルf’v108)ラ
ンジスタ、27・・・・・・負荷キャパシタ、28・・
・・・・出力端子、C1・・・・・・キャパシタ、Tr
i、Tr2・・・・・・NチャネルMOSトランジスタ
、Tr3・旧・・PチャネルMO8)ランジスタ。 第3 図
部分回路の4+f、bX、 葡示す回路図、第39は本
発明の他の実施例の特性−1第4図は従来の昇5・・・
・・・f&地端子、6〜15・・・・・・Nチャネルへ
408トランジスタ、16〜20・・・・・・キャパシ
タ、21〜25・・・・・・Pチャネル−MOS)ラン
ジスメ、26・・・・・・Nチャネルf’v108)ラ
ンジスタ、27・・・・・・負荷キャパシタ、28・・
・・・・出力端子、C1・・・・・・キャパシタ、Tr
i、Tr2・・・・・・NチャネルMOSトランジスタ
、Tr3・旧・・PチャネルMO8)ランジスタ。 第3 図
Claims (1)
- ドレインが第1の電源端子にソースがキャパシタの一
端にゲートが第1のクロック端子にそれぞれ接続された
一導電型の第1のトランジスタと、ドレインが前記キャ
パシタの他端にソースが第2の電源端子にゲートが第2
のクロック端子にそれぞれ接続された一導電型の第2の
トランジスタと、ソース及びバックゲートが前記キャパ
シタの一端にゲートが第3のクロック端子にそれぞれ接
続された逆導電型の第3のトランジスタとからなる部分
回路を、前記第3のトランジスタのドレインを次段の前
記部分回路の前記キャパシタの他端に接続することによ
り複数個継続接続した回路を含むことを特徴とする昇圧
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59200224A JPS6180598A (ja) | 1984-09-25 | 1984-09-25 | 昇圧回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59200224A JPS6180598A (ja) | 1984-09-25 | 1984-09-25 | 昇圧回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6180598A true JPS6180598A (ja) | 1986-04-24 |
Family
ID=16420870
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59200224A Pending JPS6180598A (ja) | 1984-09-25 | 1984-09-25 | 昇圧回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6180598A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6412858A (en) * | 1987-07-02 | 1989-01-17 | Sharp Kk | Stabilizing method for boosting voltage |
US5469399A (en) * | 1993-03-16 | 1995-11-21 | Kabushiki Kaisha Toshiba | Semiconductor memory, memory card, and method of driving power supply for EEPROM |
US5969988A (en) * | 1993-08-17 | 1999-10-19 | Kabushiki Kaisha Toshiba | Voltage multiplier circuit and nonvolatile semiconductor memory device having voltage multiplier |
US6341077B1 (en) | 1999-11-15 | 2002-01-22 | Nec Corporation | Boosting circuit |
-
1984
- 1984-09-25 JP JP59200224A patent/JPS6180598A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6412858A (en) * | 1987-07-02 | 1989-01-17 | Sharp Kk | Stabilizing method for boosting voltage |
US5469399A (en) * | 1993-03-16 | 1995-11-21 | Kabushiki Kaisha Toshiba | Semiconductor memory, memory card, and method of driving power supply for EEPROM |
US5969988A (en) * | 1993-08-17 | 1999-10-19 | Kabushiki Kaisha Toshiba | Voltage multiplier circuit and nonvolatile semiconductor memory device having voltage multiplier |
US6341077B1 (en) | 1999-11-15 | 2002-01-22 | Nec Corporation | Boosting circuit |
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