JPS62221018A

JPS62221018A - アナログデ−タ処理装置

Info

Publication number: JPS62221018A
Application number: JP6361986A
Authority: JP
Inventors: Osamu Mori; 修毛利
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-03-20
Filing date: 1986-03-20
Publication date: 1987-09-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、各種のセンサ等から取込むアナログデータ
を処理するアナログデータ処理装置に関する。

（従来の技術）従来のアナログデータの処理システムを、第５図に示す
。同図において、１０６はアナログデータ処理装置を示
し、１０７はホスト側のＣＰＵを示す。アナログデータ
処理装置１０６の処理結果は、ＣＰ　Ｕ　１０７へ送出
される。

アナログデータ処理［置１０６には、半導体スイッチ及
びトランス等からなるスキャニング回路１０１が設けら
れている。スキャニング回路１０１の出力信号は、演算
増幅器１０２へ送出され、ここで所要のゲインで増幅さ
れる。演算増幅器１０２の出力信号は、サンプリング・
ホールド増幅器１０３にてサンプリング保持される。サ
ンプリング・ホールド増幅器１０３の出力信号は、Ａ／
Ｄ変換器１０４にてディジタル化され、制御回路１０５
へ送出される。制御回路１０５は、アナログデータ処理
装置１０６の全体を統括制御するとともに、ＣＰ　Ｕ　
１０７どの間のインタフェース機能を有する。一方、ス
キャニング回路１０１の入力部分には、演算増幅器１０
２の各ゲインに対応して基準電圧源（その出力が、○Ｖ
１．・・・、○Ｖｎ　”　ＲＥＦｌ−・・・、ＶＲＥＦ
ｎ）が接続され、また、測定対象信号源（アナログ信号
を得るためのセンサ等で、その出力が、Ａ１゜Ａ２．・
・・、Ａｏ＞が接続されている。

このようなアナログデータ処理システムにおいては、制
御回路１０５の制御によってスキャニング回路１０１の
スイッチの切換えが行われ、所要の基準電圧及び測定対
象信号源のアナログ信号が取込まれるように構成されて
いる。そして、取込まれた信号はΔ／Ｄ変換され、その
ままＣＰＵ１０７へ送出される。このため、ＣＰ　Ｕ　
１０７は、受取ったディジタルデータに関して、演算増
幅器１０２が有するオフセットやゲインの誤差等の補正
処理を行わねばならなかった。このため、ホストのＣＰ
Ｕ１０７に負荷がかかり、ホストのＣＰ　Ｕ　１０７か
他の処理を行えないという欠点があった。また、上記オ
フセラ１〜やゲインの誤差は、時とともに変動するもの
であるから、ＣＰ　ｔＪ　１０７はデータの入力毎に補
正を行う基礎となる補正用データを作成する必要があり
、これを怠ると、正確なデータを得られないという欠点
があった。

（発明が解決しようとする問題点）このように、従来のアナログデータ処理装置によると、
最終的に精度の良いデータを得るためには、ホストのＣ
ＰＵが多くの演算処理を行う必ばがあり、ホストのＣＰ
Ｕの負荷が極めて大きくなるという問題がめったのでお
る。

本発明は、このような問題を解決せんとしてなされたも
ので、その目的は、ホストのＣＰＵに負荷をかけること
なく、高速で高精度でアナログデータを処理し、ホスト
のＣＰＵ側で欲するデータを得ることの可能なアナログ
データ処理装置を提供することである。

［発明の構成］（問題点を解決するための手段）本発明では、入力信号を増幅する増幅器を含み、基準信
号及び測定対象信号を取込みこれらを増幅しディジタル
化して出力する信号入力部と、この信号入力部から与え
られる上記基準信号のディジタルデータに基づきオフセ
ット補正用データ及びゲイン補正用データを作成する補
正用データ作成部と、この補正用データ作成部により作
成されたデータが格納される補正用データ格納部と、上
記信号入力部から与えられる測定対象信号のディジタル
データに、これと対応するオフセット補正用データを上
記補正用データから取出して加える加算器と、この加算
器の出力に、上記測定対象信号のディジタルデータと対
応するゲイン補正用データを上記補正用データ格納部か
ら取出して掛ける乗算器とを具備させて、アナログデー
タ処理装置を構成し、上記目的を速成したものである。

（作用）上記のような構成によると、補正用データ格納部には、
オフセット及びゲインの補正をするためのデータが格納
されているから、このアナログデータ処理装置にて測定
対象信号のディジタルデータについて補正が可能でおり
、がっ、その補正は加算器と乗算器というハードウェア
により実行されるので高速である。また、補正用データ
を作成する周期は短くも長くもできる訳であり、短くす
ればする程、補正された測定対象のディジタルデータの
精度が高くなる。

（実施例）第１図は、本発明の一実施例のブロック図である。同図
において、６１．６２．・・・、６ｏは、アナログ信号
を取込みディジタル化して出力する信号入力部を示す。

これら信号入力部６１，６２　。

・・・、６ｎは、データバス７、アドレスバス８、コン
トロールバス９を介してデータ処理部２５と接続されて
いる。データ処理部２５による処理結果データは、イン
タフェース７１を介してホストのＣＰＵ８１へ送出され
る。

信号入力部６１，６２　、・・・、６゜は、同様の構成
であるので、信号入力部６１についての説明で、他の説
明に代える。１は半導体スイッチ等で構成されたスキャ
ニング回路を示す。スキャニング回路１は、時分割でス
イッチを開成開放し、基準信号である○Ｖ及びＶＲＥＦ
の電圧及び測定対象信号でおるセンサ等の出力電圧Ａ１
．Ａ２　、・・・、Ａ８を、順次に演算増幅器２へ送出
する。演算増幅器２は、予めセットされたゲインで信号
を増幅するもので、各信号入力部毎の演算増幅器２のゲ
インは責なるものでおる。演算増幅器２により増幅され
た信号は、サンプリング・ホールド増幅器３で一時保持
される。ここで保持された信号は、Ａ／Ｄ変換器４によ
ってディジタル化され、このディジタルデータは、制御
回路５内のインタフェース５１を介してデータ処理部２
５へ送出される。制御回路５は、スキャニング回路１の
スイッチ開成のタイミング制御、サンプリング・ホール
ド増幅器３及びＡ／Ｄ変換器４の動作タイミング制御、
コントロールバス９を介してコントロール信号の送受、
アドレスバス８ヘアドレスデータの送出、インタフェー
ス５１のデータをデータバス７へ送出する等の制御を行
う。

次に、データ処理部２５の構成を説明する。２４は、こ
のデータ処理部２５全体を制御するマイクロプロセッサ
を示す。１０は、各信号入力部６１．６２、・・・、６
ｎを制御する信号入力部制御回路を示し、１１はタイマ
を示す。信号入力部制御回路１０は、マイクロプロセッ
サ２４から起動信号を受取ると、タイマ１１を起動する
とともに、所要の信号入力部を指定するデータ（アドレ
スデータ）を出力する。

起動されたタイマ１１は、第２図■に示されるように、
所定周期（数ｍ５ｅｃ）　Ｔで動作開始信号を送出する
。この動作開始信号は上記で信号入力部制御回路１０が
出力したデータにより指定された信号入力部が受取る。

１２はアドレスデコーダを示す。このアドレスデコーダ
１２は信号入力部６１．６２、・・・、６ｎから出力さ
れたアドレスデータをデコードしてＲＡＭ１８のアドレ
ス端子ＡとＤＭＡライト制御回路１３へ与える。ＲＡＭ
１８には演算増幅器２のオフセット及びゲインを補正す
るための補正用データが、各信号入力部６１．６２、・
・・、６ｏ毎に、第３図の如く格納される。第３図にお
いて、ＡＤＣＧｌ、ＡＤＣＧ２．　・、ＡＤＣＧｎは、
夫々、入力信号部６１．６２、・・・６□のゲイン補正
用データを示し、また、ＡＤＣＯＩ、ＡＤＣＯ２゜・・
・、ＡＤＣＯｎは、夫々、入力信号部６１．６２、・・
・、６ｏのオフセット補正用データを示す。このＲＡＭ
１８は、マイクロプロセッサ２４によってもアクセスさ
れるようになっている。アドレスデコーダ１２のアドレ
スデータによって読出されたオフセット補正用データは
レジスタ１９ヘセツトされ、また、ゲイン補正用データ
はレジスタ２０ヘセツトされる。レジスタ１９の出力は
加算器２１の一方の入力端子へ与えられ、また、加算器
２１の他方の入力端子には、データバス７を介して各信
号入力部によるデータが与えられる。即ち、加算器２１
では、信号入力部より出力された測定対象信号のデータ
と、このデータを出力した信号入力部に対応したオフセ
ット補正用データとが加えられ、オフセットが除去され
る。加算器２１の出力は、乗算器２２の一方の入力端子
へ与えられ、また、乗算器２２の他方にはレジスタ２０
よりゲイン補正用データが与えられている。乗算器２２
では、オフセット補正されたデータとゲイン補正用デー
タとの掛算が行われ、ゲイン補正がなされる。、１７は
ＲＡＭを示し、このＲＡＭ１７は、信号入力部６１．６
２、・・・、６ｏから送出される基準信号のデータをそ
のまま（生データを）格納するためと、信号入力部６１
．６２、・・・、６ｏより送出された測定対象信号のデ
ータが補正回路２３によって補正された結果のデータ（
補正済データ）が格納するために用いられる。この場合
、ＲＡＭ１７のアドレス端子Ａには、レジスタ１６から
アドレスデータが与えられるが、そのレジスタの最上位
ビット部分にのデータがＯであれば、補正済データの領
域が指定され、最上位ビット部分にのデータが１であれ
ば、生データの領域が指定される。このようにして指定
されて、補正済データ及び生データが格納されたＲＡＭ
１７のメモリマツプが第４図に示されている。同図にお
いて、ＡＤＣｉ　（ｉ＝１〜ｎ＞は、夫々信号入力部６
１に対応するデータの格納領域を示している。また、格
納されテイルデータは、ＯＶ、ＶＲＥＦ　、Ａｌ、Ａ２
、・・・Ａ８と記載されているが、夫々異なる値である
。マイクロプロセッサ２４は、ＲＡＭ１７をアクセスす
るときには、バスアビター１５に指示を与えて、ＤＭＡ
ライト制御回路１３、ＤＭＡリード制御回路１４にアド
レスデータの出力を行わせＲＡＭ１７のバスを管理させ
る。ＤＭＡライト制御回路１３の出力であるアドレスデ
ータはレジスタ１６にセットされる。また、マイクロプ
ロセッサ２４は、ＤＭＡライト制御回路１３、ＤＭＡラ
イト制御回路１４を介さずにＲＡＭ１７をアクセスする
ことも可能である。尚、データ処理部２５内の３３Ｔは
、３ステー１〜バツフアを示し、この３ステートバツフ
ア３８Ｔはマイクロプロセッサ２４の制御下でインピー
ダンスの状態が変化させられる。また、第４図に示され
る生データの領域は、初期動作時に用いるもので、一つ
の信号入力部から１６回送出される基準信号ＯＶ、ｖＲ
ＥＦのデータを、夫々の信号入力部毎に格納する領域と
なっている。

次に、上記のように構成されたアナログデータ処理装置
の動作を説明する。

（ｉ）初期動作時マイクロプロセッサ２４は、信号入力部制御回路１０へ
指示を与え、信号入力部６１から基準信号のデータを取
込むようにさせる。すると、信号入力部制御回路１０は
タイマ１１を起動するとともに、信号入力部６１を指定
するデータをコントロールバス９を介して送出する。す
ると、タイマ１１は第２図■に示されるように周期Ｔで
動作開始信号を送出する。すると信号入力部６１はこれ
を受取り、制御回路５が第２図■に示すタイミングでス
イッチを開開し、ＯＶ、ｖＲＥＦ、Ａ１、Ａ２、・・・
、Ａ８のデータのスキャニングを行う。これらのデータ
はディジタル化されて、データバス７を介してＲＡＭ１
７へ送られる。マイクロプロセッサ２４は、ＯＶ、ＶＲ
ＥＦ（ＤデータだけがＲＡＭ１７に格納されるように、
所定のタイミングでメモリイネーブル信号等をＲＡＭ１
７へ与える。尚、ＲＡＭ１７のアドレスは、制御回路５
の出力がアドレスデコーダ１２でデコードされたもので
ある。この動作は、ここでは、１６回行われる。次に、
マイクロプロセッサ２４は信号入力部６２乃至６゜に対
しても同様の動作を行わせる。一方、マイクロプロセッ
サ２４は、ＲＡ　Ｍ　１７　Ｌ　（ｉ　７５　人力部６
１からＯＶ、ＶＲＥＦ（Ｄデータが１６回分与えられて
格納されたとき、次の信号入力部６□〜６ｎからのデー
タ格納の間隙で（例えば、Ａ１〜Ａ８の転送時等）信号
入力部６１の演算増幅器２のオフセット補正用データ○
　及びゲイン補正用データＧｍの作成を行う。

即ち、信号入力部６１による１６回分のＯＶのデータを
ＲＡＭ１７から読出し、Ｑｌに１０Ｖｋ／１６・・・・・・・・−（１）の演算
を行い、演算結果のオフセット補正用データ０Ｉｌｌを
ＲＡＭ１８の対応領域（第２図のＡＤＣＯｌの領域）へ
格納する。また、同じく、１６回分のＶＲＥＦのデータ
をＲＡＭ１７から読出し、の演算を行い、演算結果のゲ
イン補正用データＧＩＩｌｅＲＡＭ１Ｂの対応領域（第
２図のＡＤＣＧＩの領域）へ格納する。上記で、ＶＲＥ
Ｆｉは、次のようにして決まる。例えば、ＶＲＥＦ　＝
１０ＩＩ、　Ｖとし、演算増幅器２のゲインを（ｘ　１
００）とし、１６ビツトのＡ／Ｄ変換器４（サイン１ビ
ツト＋１５ビツト）で上記演算増幅器２の出力をディジ
タル化したときの値ＶＲＥＦＴを３２０００に対応させ
る。この後。演算増幅器４のゲインが温度や経時的に変
動したとき、Ａ／Ｄ変換器４の出力がＶＲＥＦｉとなる
。その時のゲイン補正用データＧＩＩｌが上記（２）式
により得られる。以下、ＲＡＭ１７にデータが揃う毎に
、同様にして、信号入力部１６２〜１６ｎの演算増幅器
２のオフセット補正用データ及びゲイン補正用データを
作成し、ＲＡＭ１８内の対応領域に格納し、第２図の如
きメモリデータテーブルを作成する。

以上で初期動作が終了となる。

（ｉｉ）連続動作時。

マイクロコンピュータ２４の指示により、信号入力部６
１から第２図のようなタイミングで、ＯＶ、■ＲＥＦ、
Ａ１、Δ２、・・・Ａ８のデータが送出されるまでの動
作は、上記（ｉ）の場合と同じである。

ただし、制御回路５は、ＲＡＭ１Ｂのアドレスデータと
して第２図の対応するオフセット補正用データＡＤＣＯ
Ｉの領域とゲイン補正用データＡＤＣＧ１の領域を指示
する。これによって、ＲＡＭ１７からは、オフセット補
正用データＡＤＣＯ１とゲイン補正用データＡＤＣＧ１
とが読出され、夫々、レジスタ１９．２０へセットされ
る。一方、Ａ１〜八８のディジタルデータは、加算器２
１の一方の入力端子へ与えられ、オフセット補正用デー
タＡＤＣＯ１と加えられて乗算器２２へ送出される。乗
算器２２では、オフセット補正されたＡ１〜八８のディ
ジタルデータとゲイン補正用データＡＤＣＧＩとが掛け
られて、補正済データとされる。この補正済データは、
マイクロプロセッサ２４の制御の下、ＲＡ　Ｍ　１７の
第４図に示した領域に格納される（第２図■）。以下、
信号入力部６２〜６ｏに対しても同様の動作を行わせ、
信号入力部６□〜６ｏから送出されたＡ１〜Ａ８のディ
ジタルデータも同様に処理し、ＲＡＭ１７に第４図の如
く格納する。

全ての補正済データが揃うと、マイクロプロセッサ２４
は、ＤＭＡリード制御回路１４を起動して、補正済デー
タをインタフェース７１を介してＣＰ　Ｕ　ａｌへ送出
させる。

一方、マイト１０プロセツサ２４は、連続動作時に、所
定の周期（例えば、１分毎）で、各信号入力部６１〜６
ｏのオフセット補正用データＡＤＣＯＩ、ゲイン補正用
データＡＤＣＧ１の更新を行う。この更新時には、信号
入力部制御回路１０へ指示を与え、信号入力部６１〜６
ｏの制御部５が、ＯＶ、ＶＲＥＦのデータを格納するＲ
ＡＭ１８のアドレスを出力するようにさせる（即ち、初
期動作時と同様の動作を行わせる。）。これによって、
Ｏｖ、■８１．のデータ（−回分）は、ＲＡＭ１Ｂの生
データの領域の所定アドレス（各信号入力部毎に別けら
れた領域の先頭）に格納される。例えば、信号入力部６
１から更新時に得られたＯｖのデータがＯｈ　、ＶＲＥ
ＦのデータがＧｈとすると、マイクロプロセッサ２４は
、新たなオフセット補正用データＯＩ！ＩＮ及びゲイン
補正用データＧｌＩＩＮを得るために古いオフセット補
正用データＯＩ、ｌ及び古いゲイン補正用データＧｍを
ＲＡＭ１８の対応領域から読出し０ＩＩＩＮ＝（１５７
１６）ＯＩＩｌ＋（１／１６）Ｏｈ・・・（３）の演算
を行い、ＧｍＮ−（１５／１６　）　０７　＋　（１／１６）Ｘ
［Ａ／Ｄ変換器４に対応する値／（Ｇｈ−ＯｍＮ＞１・
・・（４）演算を行ない、得られたＯＩ、ＩＮ、ＧＩＴ
ＩＮを夫々対応するＲＡＭ１８の領域へ格納する。

このようにして本実施例によれば、信号入力部６１〜６
゜とデータ処理部２５とで構成されるアナログデータ処
理部だけで、補正済データを得るので、ホストのＣＰＵ
８１の負荷を軽減できる。また、補正済データを得るた
めの補正回路２３においては、加算器２１及び乗算器２
２がハード的に演算を行うために、ソフトウェアによる
演算よりも高速である。

更に、マイクロプロセッサ２４は、補正用データを所定
周期で更新するため、各信号入力部６１〜６ｏの演算増
幅器２が温度変化や経時変化で、そのオフセットレベル
やゲインが変動しても、高精度な補正済データを得るこ
とが可能である。

尚、本実施例では、初期動作でＯＶ、ＶＲＥＦのデータ
を１６回得て、補正用データの作成を行ったが、１６回
以下でも以上でも良い。

［発明の効果］以上説明したように本発明によれば、得られたデータの
補正を本装置で行うために、ホストのＣＰＵに負荷をか
けることなく、また、ハードウェアで補正を行い、また
、補正値データの更新が可能であるから、高速、高精度
でアナログデータを処理することが可能となるものであ
る。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例の動作を説明するためのタイミングチャート
、第３図は補正用データが格納されたＲＡＭ１Ｂのメモ
リマツプ、第４図は生データ及び補正用データが格納さ
れたＲＡＭ１７のメモリマツプ、第５図は従来のアナロ
グデータ装置を含むシステムのブロック図である。２・・・演算増幅器６１．６２、・・・、６ｎ・・・信号入力部１７・・・
ＲＡＭ１８・・・ＲＡＭ　（補正データ格納部）２１・・・加
算器　　　　２２・・・乗算器２３・・・補正回路　　
　２４・・・マイクロプロセッサ２５・・・データ処理
部

Claims

【特許請求の範囲】

（１）入力信号を増幅する増幅器を含み、基準信号及び
測定対象信号を取込みこれらを増幅しディジタル化して
出力する信号入力部と、この信号入力部から与えられる
前記基準信号のディジタルデータに基づきオフセット補
正用データ及びゲイン補正用データを作成する補正用デ
ータ作成部と、この補正用データ作成部によって作成さ
れたデータが格納される補正用データ格納部と、前記信
号入力部から与えられる測定対象信号のディジタルデー
タに、これと対応するオフセット補正用データを前記補
正用データ格納部から取出して加える加算器と、この加
算器の出力に、前記測定対象信号のディジタルデータと
対応するゲイン補正用データを前記補正用データ格納部
から取出して掛ける乗算器とを具備したアナログデータ
処理装置。
（２）補正用データ作成部は、所定周期で補正用データ
の更新を行うことを特徴とする特許請求の範囲第（１）
項記載のアナログデータ処理装置。