JPS60752A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60752A JPS60752A JP10867883A JP10867883A JPS60752A JP S60752 A JPS60752 A JP S60752A JP 10867883 A JP10867883 A JP 10867883A JP 10867883 A JP10867883 A JP 10867883A JP S60752 A JPS60752 A JP S60752A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特に選択エピタキシャ
ル膜を形成するだめの基板の形成方法に関する。
ル膜を形成するだめの基板の形成方法に関する。
従来の半導体デバイスでは、シリコン基板上にイオン注
入または不純物拡散法を用いて所望の１型またはＮ型伝
導体忙して゛能動素子とし、能動素子間の分離はＰＮ接
合あるいは部分酸化（ＬＯＣＯ８）。
入または不純物拡散法を用いて所望の１型またはＮ型伝
導体忙して゛能動素子とし、能動素子間の分離はＰＮ接
合あるいは部分酸化（ＬＯＣＯ８）。
法鷺用〆ていた。しかるに接合浮遊石の」？１犬や部分
酸化工程中の寸法変化（バーズビークの形成）があシ、
素子の高速化・高密度化の障害となっていたつ 上記の欠点を改善する技術の一つとして選択エピタキシ
ャルを用いた素子分離方法がある。これは半導体単結晶
基板上に部分的に絶縁膜を形成し、その絶縁膜上には堆
積しないで露出した基板領域のみ基板と同種の半導体単
結晶をエピタキシャル成長し、それを素子の能動磨領域
とするものである。
酸化工程中の寸法変化（バーズビークの形成）があシ、
素子の高速化・高密度化の障害となっていたつ 上記の欠点を改善する技術の一つとして選択エピタキシ
ャルを用いた素子分離方法がある。これは半導体単結晶
基板上に部分的に絶縁膜を形成し、その絶縁膜上には堆
積しないで露出した基板領域のみ基板と同種の半導体単
結晶をエピタキシャル成長し、それを素子の能動磨領域
とするものである。
従来の選択エピタキシャルに用いられる基板は単結晶基
板上に絶縁膜を形成した後、絶縁膜を部分的に開口して
形成するため絶４ｔ ＩＦＪと門ピタキシャル膜との界
面は用いる単結晶基板の面方位の影響を受ける。つまシ
エピぞキシャル層の表面ば平滑ではあるが、結晶成長が
結晶面にょシ異なるためにファセット等が生じ、凹凸の
ない平坦な面が得られなかった。これを平坦化する目的
で開口部の絶縁膜側壁にのみ多結晶まだ、は非晶質シリ
コン薄膜を形成し、つづいてシリコンをエピタキシギル
成長させることで基板結晶面によらず平坦な構造を形成
する半導体基板の製造方法が特祇昭５７−１５３７６６
に記載されている。
板上に絶縁膜を形成した後、絶縁膜を部分的に開口して
形成するため絶４ｔ ＩＦＪと門ピタキシャル膜との界
面は用いる単結晶基板の面方位の影響を受ける。つまシ
エピぞキシャル層の表面ば平滑ではあるが、結晶成長が
結晶面にょシ異なるためにファセット等が生じ、凹凸の
ない平坦な面が得られなかった。これを平坦化する目的
で開口部の絶縁膜側壁にのみ多結晶まだ、は非晶質シリ
コン薄膜を形成し、つづいてシリコンをエピタキシギル
成長させることで基板結晶面によらず平坦な構造を形成
する半導体基板の製造方法が特祇昭５７−１５３７６６
に記載されている。
上記方法により得られる半導体基板の構造を説明する。
第１図（ａ）はエピタキシャル成長する前の断面を模式
的に示したもので、 Ｓｔ単結晶基板１上。
的に示したもので、 Ｓｔ単結晶基板１上。
に絶縁膜２を形成し所ソの部分に開口部を設け、つづい
て絶縁膜側壁に多結晶シリコン薄膜３を形成したもので
ある。この際Ｓｔ単結晶基板１と多結晶シリコン薄膜３
とはつながっておらず、薄い消縁層４が介在している。
て絶縁膜側壁に多結晶シリコン薄膜３を形成したもので
ある。この際Ｓｔ単結晶基板１と多結晶シリコン薄膜３
とはつながっておらず、薄い消縁層４が介在している。
急咳な絶縁膜側壁にのみシリ・ンノ得を形成するために
反応性４オン＝・チング等のイオン衝撃の受ける面のみ
エツチングが起こる方向性の強いエツチング方法が一般
に用いられるが、基板表面にはイオン衝撃効果による結
晶損傷層や不純物汚染層が形成される。これはその後堆
積されるエピタキシャル成長層の結晶性に好ましくない
結果を与える疵のである。これらの問題点を避けるため
に、厚さ５ｏｏＸ程度の薄い絶縁膜を残すか又は形成し
ておき、基板シリコン層のエツチングストッパーの役割
をもたせ、次にフッ酸を含む湿式エツチング法で薄い絶
縁膜層が元金に除去され第１図（、）の形状が得られる
。
反応性４オン＝・チング等のイオン衝撃の受ける面のみ
エツチングが起こる方向性の強いエツチング方法が一般
に用いられるが、基板表面にはイオン衝撃効果による結
晶損傷層や不純物汚染層が形成される。これはその後堆
積されるエピタキシャル成長層の結晶性に好ましくない
結果を与える疵のである。これらの問題点を避けるため
に、厚さ５ｏｏＸ程度の薄い絶縁膜を残すか又は形成し
ておき、基板シリコン層のエツチングストッパーの役割
をもたせ、次にフッ酸を含む湿式エツチング法で薄い絶
縁膜層が元金に除去され第１図（、）の形状が得られる
。
第１図（ｂ）は同図（ａ）が形成された後、選択的なエ
ピタキシャル成長を施した場合の、模式的な断面図で、
開口部に平坦なエピタキシャル層５が得られる。しかし
第１図（、）において絶縁膜側壁を被覆したシリコン層
４は単結晶シリコン基板と接触していなりので、エピタ
キシャル成長中に良質な却結晶に再配列することは困難
であシ、絶縁膜近傍に結晶欠陥の多い層６が形成される
。こうしたエピタキシャルシリコン層Ｋ例えばｎ −ｐ
接合が設けられるとリーク電流が発生したシ、絶縁耐圧
が低下する原因となり、製造歩留ＤＴｈ著しく低下する
欠点があった。また第１図（Ｃ５）はシリコン基板のス
トッパーの役割をする絶縁膜４を介さずにシリコン薄膜
を形成し、反応性イオンエツチングによシ絶縁膜側壁２
を被覆しだシリコン層３が基板結晶１に接触して形成し
た半導体基板を模式的に示したもので、前述したように
結晶損傷層もしくは不純物汚染層７が基板表面に形成さ
れる。これらの損傷層や汚染層は９００℃以上の熱処理
によって一応回復させることはできるが、絶縁膜側壁を
被覆したシリコン層の結晶粒が加熱工程中に増大し、や
はシ単結晶への再配列比を困Ｍｌにしていた。
ピタキシャル成長を施した場合の、模式的な断面図で、
開口部に平坦なエピタキシャル層５が得られる。しかし
第１図（、）において絶縁膜側壁を被覆したシリコン層
４は単結晶シリコン基板と接触していなりので、エピタ
キシャル成長中に良質な却結晶に再配列することは困難
であシ、絶縁膜近傍に結晶欠陥の多い層６が形成される
。こうしたエピタキシャルシリコン層Ｋ例えばｎ −ｐ
接合が設けられるとリーク電流が発生したシ、絶縁耐圧
が低下する原因となり、製造歩留ＤＴｈ著しく低下する
欠点があった。また第１図（Ｃ５）はシリコン基板のス
トッパーの役割をする絶縁膜４を介さずにシリコン薄膜
を形成し、反応性イオンエツチングによシ絶縁膜側壁２
を被覆しだシリコン層３が基板結晶１に接触して形成し
た半導体基板を模式的に示したもので、前述したように
結晶損傷層もしくは不純物汚染層７が基板表面に形成さ
れる。これらの損傷層や汚染層は９００℃以上の熱処理
によって一応回復させることはできるが、絶縁膜側壁を
被覆したシリコン層の結晶粒が加熱工程中に増大し、や
はシ単結晶への再配列比を困Ｍｌにしていた。
以上のような欠点を回避するために第２図（−）の模式
図で示されたように基板表面９と絶縁膜側壁部とを含む
ように同一材料、例えば多結晶シリコン層８で被覆する
方法が考えられる。
図で示されたように基板表面９と絶縁膜側壁部とを含む
ように同一材料、例えば多結晶シリコン層８で被覆する
方法が考えられる。
第２図（−）の基板構造を用いると、シリコン単結晶基
板表面９にパターン化における不純物汚染層を形成する
こともなく、しかも基板表面と絶縁膜側壁部はシリコン
層８が連続的に被着されているためエピタキシャル成長
中の単結晶化、再配列化が極めて容易で、結晶欠陥のな
い平坦なエピタキシャルシリコン層を得ることができ、
それ相当の効果を発揮する。しかし多結晶シリコン層８
を基板表面９に理想的に接融させることは容易ではなく
、自然酸化膜がその間に介在し、均一な単結晶化を妨げ
、素子歩留シを低下させていた。
板表面９にパターン化における不純物汚染層を形成する
こともなく、しかも基板表面と絶縁膜側壁部はシリコン
層８が連続的に被着されているためエピタキシャル成長
中の単結晶化、再配列化が極めて容易で、結晶欠陥のな
い平坦なエピタキシャルシリコン層を得ることができ、
それ相当の効果を発揮する。しかし多結晶シリコン層８
を基板表面９に理想的に接融させることは容易ではなく
、自然酸化膜がその間に介在し、均一な単結晶化を妨げ
、素子歩留シを低下させていた。
本発明の目的はシリコン単結晶層上に形成した絶縁膜パ
ターンの側壁近傍にも結晶欠陥のない均一で良質な結晶
性を有する選択エピタキシャル層を有した半導体装置の
製造方法を提供することにある。
ターンの側壁近傍にも結晶欠陥のない均一で良質な結晶
性を有する選択エピタキシャル層を有した半導体装置の
製造方法を提供することにある。
本発明によれば、半導体装置の製造方法において少なく
とも表面にシリコン単結晶層を備えだ基板上に絶縁膜を
形成し、該絶縁膜の所望の部分に開口部を設ける工程、
次いで該絶縁膜側壁および露出した該単結晶基板表面を
含むように多結晶シリコンもしくは非晶質シリコン薄膜
を被着する工程、次いで少くとも該多結晶シリコンもし
くは非晶質シリコンと該単結晶基板との界面に到達する
ようにイオン注入する工程、次いで選択エピタキシャル
成長を施こす工程を具備したことを特徴とする。
とも表面にシリコン単結晶層を備えだ基板上に絶縁膜を
形成し、該絶縁膜の所望の部分に開口部を設ける工程、
次いで該絶縁膜側壁および露出した該単結晶基板表面を
含むように多結晶シリコンもしくは非晶質シリコン薄膜
を被着する工程、次いで少くとも該多結晶シリコンもし
くは非晶質シリコンと該単結晶基板との界面に到達する
ようにイオン注入する工程、次いで選択エピタキシャル
成長を施こす工程を具備したことを特徴とする。
本発明の構成を図を用いてさらに説明する。第２図（ｂ
）は同図（、）を形成した後、例えばシリコンイオンを
Ｉ Ｘ １０”ｃｍ−’程度のドーズ量で露出シリコン
基板界面に少くとも到達するような加速エネルギーを用
いて注入した時の模式的断面図である。
）は同図（、）を形成した後、例えばシリコンイオンを
Ｉ Ｘ １０”ｃｍ−’程度のドーズ量で露出シリコン
基板界面に少くとも到達するような加速エネルギーを用
いて注入した時の模式的断面図である。
この場合注入された領域１ｏは非晶質化し、しかもシリ
コン基板表面とシリコン層８が均一に界面混合され、薄
い自然酸化膜は界面から消失する結果第２図（ｃ）で示
されたように選択エピタキシャル成長によって基板内部
の結晶にしたがって領域化した領域は均一に再記タルて
良°質な単結晶層１１が得られる。
コン基板表面とシリコン層８が均一に界面混合され、薄
い自然酸化膜は界面から消失する結果第２図（ｃ）で示
されたように選択エピタキシャル成長によって基板内部
の結晶にしたがって領域化した領域は均一に再記タルて
良°質な単結晶層１１が得られる。
本発明を用いることによシ、肥緑膜側壁にも結晶欠陥の
ない優れた結晶層が得られるので、その結晶層の表面お
よび内部に設けられた半導体デバイスは極めて良好な特
性を有する。注入イオンとしてシリコンを用いた例を示
したが、これは基板内部に不純物を残さないためで、他
にアルゴン等の不活性ガスイオンを用いてもその効果は
変らない。また故意にボロン等の■族不純物やリン、ヒ
素、アンチモン等のＶ族不純物イオンを用いると埋込み
接合やチャネルストッパーを形成できる利点もある。
ない優れた結晶層が得られるので、その結晶層の表面お
よび内部に設けられた半導体デバイスは極めて良好な特
性を有する。注入イオンとしてシリコンを用いた例を示
したが、これは基板内部に不純物を残さないためで、他
にアルゴン等の不活性ガスイオンを用いてもその効果は
変らない。また故意にボロン等の■族不純物やリン、ヒ
素、アンチモン等のＶ族不純物イオンを用いると埋込み
接合やチャネルストッパーを形成できる利点もある。
次に、図を用いて本発明の詳細な説明する。
第３図（ａ） 、 （ｂ） 、 （ｃ） 、（ｄ） 、
（ｅ） 、 （ｆ＞は本発明の実施例としてｎチャネル
ＭＯ８型電界効果トランジスタを説明するための図で、
製造工程を順を追って示した模式的な断面図である。（
１００）面をもつシリコン単結晶基板２１上に１０００
℃で熱酸化して厚さ約１μ風のＳ ｔｏ、膜を形成した
後、通常の写真蝕刻技術と反応性イオンエツチング法に
よって垂直断面をもつＳ ｉ０２絶縁膜パターン２２を
形成すると第３図（、）を得る。次に、希釈したシラン
ガスを原料とし基板温度２００℃、電力密度約０．２ｗ
１０＋！ 、堆積速１２００Ａ／分でプラズマＣＶＤ法
によシ非晶質シリコン膜２３を膜厚約３０ＯＡで堆積す
ると第３図（ｂ）を得る。次に有機レジスト２４をスピ
ン塗布し表面を平坦化し、加熱硬化して第３図（ｅ）が
得られる。
（ｅ） 、 （ｆ＞は本発明の実施例としてｎチャネル
ＭＯ８型電界効果トランジスタを説明するための図で、
製造工程を順を追って示した模式的な断面図である。（
１００）面をもつシリコン単結晶基板２１上に１０００
℃で熱酸化して厚さ約１μ風のＳ ｔｏ、膜を形成した
後、通常の写真蝕刻技術と反応性イオンエツチング法に
よって垂直断面をもつＳ ｉ０２絶縁膜パターン２２を
形成すると第３図（、）を得る。次に、希釈したシラン
ガスを原料とし基板温度２００℃、電力密度約０．２ｗ
１０＋！ 、堆積速１２００Ａ／分でプラズマＣＶＤ法
によシ非晶質シリコン膜２３を膜厚約３０ＯＡで堆積す
ると第３図（ｂ）を得る。次に有機レジスト２４をスピ
ン塗布し表面を平坦化し、加熱硬化して第３図（ｅ）が
得られる。
次１／Ｃ，ＣＣ１，あるいはＣＦ４ ＋Ｏｘでプラズマ
エツチング法を用いて５ｉ０２パターン上の非晶質シリ
コン表面が露出するまで有機レジスト膜２４をエツチン
グすると第３図（ｄ）／Ｆ−得られる。次に、ＣＣｔ４
ガスを用いた反応性イオンエツチング法によｐ ５ｉ０
４パターン上の非晶質シリコンをエツチングし、Ｉ Ｘ
１０”ｏｎ”’程度のボロンをイオン注入するとチャ
ネルストッパ領域２５が形成され、第３図（、）が得ら
れる。次にレジスト膜の剥離を行うとＳ ｉ０２パター
ン側面およびシリコン単結晶−白板上に厚さａｏｏＸの
非晶質シリコン薄膜管形成できる。次にシリコンを３０
ＫｅＶの加ａｔＮ出で、Ｉ Ｘ １０１Ｓｃｍ−”のド
ーズ量でイオン注入するとシリコン基板内に非晶質層２
６が形成され、第３図（ｆ）が得られる。
エツチング法を用いて５ｉ０２パターン上の非晶質シリ
コン表面が露出するまで有機レジスト膜２４をエツチン
グすると第３図（ｄ）／Ｆ−得られる。次に、ＣＣｔ４
ガスを用いた反応性イオンエツチング法によｐ ５ｉ０
４パターン上の非晶質シリコンをエツチングし、Ｉ Ｘ
１０”ｏｎ”’程度のボロンをイオン注入するとチャ
ネルストッパ領域２５が形成され、第３図（、）が得ら
れる。次にレジスト膜の剥離を行うとＳ ｉ０２パター
ン側面およびシリコン単結晶−白板上に厚さａｏｏＸの
非晶質シリコン薄膜管形成できる。次にシリコンを３０
ＫｅＶの加ａｔＮ出で、Ｉ Ｘ １０１Ｓｃｍ−”のド
ーズ量でイオン注入するとシリコン基板内に非晶質層２
６が形成され、第３図（ｆ）が得られる。
次にＳｉＨ，Ｃ４，とＨ２から構成されるガス系にＨＣ
Ａを約１ｖｏ１％程度加え、９００℃から１１００℃の
範四の温度で選択的にエピタキシャル成長させるとＳｉ
ｎ、膜上には堆積しないで、露出したシリコン表面にの
みエビクキシャルシリコン２７が堆積され、成長膜厚が
１μｍのときに非常に平坦で且つ前述した非晶質シリコ
ンが再結晶化し、エピタキシャルシリコン層２７の一部
にとシ込まれる。また先に示しだボロン不純物導入層２
５は絶縁膜１１１＠、に局在し、チャネルストッパーの
役割全有する。ζうして第２図ω）が得られる。次にゲ
ート酸化膜２Ｂを熱酸化で形成した後、リンドープ多結
晶シリコン膜を通常のＣＶＤ法で堆積し、通常の写：！
ｃ蝕刻技術を用いてゲート電極２９を形成する。次にし
きい値電圧を所定の値にするだめの、通常のチャ多ルド
ープを行なう。糾いてヒ素を高濃度イオン注入して、洩
いｐｎ接合をもつソース・ドレイン領域３０を形成する
と第３図（ｈ）が得られる。絖いてＣＶＤ法を用いてＳ
ｉ０１静の１だ聞納縁膜３１を堆ぴし、コンタクトホ
ール３２を開口し、シリコン２チを含むアルミニウムを
スパッタｇ５着し、同杵に写真蝕亥１技術を用いてソー
ス・ドレインおよびゲートのアルミニウム電極３３を形
成する。４５０℃程度の熱死ンジスタが形成されたが、
ｌ）ｎ接合部のリーク電流は非′帛に小さく、トランジ
スタの４１！方向リーク電流も観測されない。これは側
壁を含めたエピタキシャルシリコン層２７全体の結晶性
が非常に均一で良好であることを示している。
Ａを約１ｖｏ１％程度加え、９００℃から１１００℃の
範四の温度で選択的にエピタキシャル成長させるとＳｉ
ｎ、膜上には堆積しないで、露出したシリコン表面にの
みエビクキシャルシリコン２７が堆積され、成長膜厚が
１μｍのときに非常に平坦で且つ前述した非晶質シリコ
ンが再結晶化し、エピタキシャルシリコン層２７の一部
にとシ込まれる。また先に示しだボロン不純物導入層２
５は絶縁膜１１１＠、に局在し、チャネルストッパーの
役割全有する。ζうして第２図ω）が得られる。次にゲ
ート酸化膜２Ｂを熱酸化で形成した後、リンドープ多結
晶シリコン膜を通常のＣＶＤ法で堆積し、通常の写：！
ｃ蝕刻技術を用いてゲート電極２９を形成する。次にし
きい値電圧を所定の値にするだめの、通常のチャ多ルド
ープを行なう。糾いてヒ素を高濃度イオン注入して、洩
いｐｎ接合をもつソース・ドレイン領域３０を形成する
と第３図（ｈ）が得られる。絖いてＣＶＤ法を用いてＳ
ｉ０１静の１だ聞納縁膜３１を堆ぴし、コンタクトホ
ール３２を開口し、シリコン２チを含むアルミニウムを
スパッタｇ５着し、同杵に写真蝕亥１技術を用いてソー
ス・ドレインおよびゲートのアルミニウム電極３３を形
成する。４５０℃程度の熱死ンジスタが形成されたが、
ｌ）ｎ接合部のリーク電流は非′帛に小さく、トランジ
スタの４１！方向リーク電流も観測されない。これは側
壁を含めたエピタキシャルシリコン層２７全体の結晶性
が非常に均一で良好であることを示している。
また、非晶質シリコンまたは多結晶シリコン薄膜の堆積
における実施例ではプラズマＣＶＤ法を用いたが、これ
に限定するものではなく、減圧ＣＶＤ法、光ＣＶＤ法、
真壁蒸着法、スパッタリング法等を用いてもよい。また
前記実施例では選択エピタキシャルを行なう基板として
シリコン単結晶基板を用いたが、これに限る必要はなく
少なくとも表面に単結晶シリコン層が形成されていれば
よい。
における実施例ではプラズマＣＶＤ法を用いたが、これ
に限定するものではなく、減圧ＣＶＤ法、光ＣＶＤ法、
真壁蒸着法、スパッタリング法等を用いてもよい。また
前記実施例では選択エピタキシャルを行なう基板として
シリコン単結晶基板を用いたが、これに限る必要はなく
少なくとも表面に単結晶シリコン層が形成されていれば
よい。
また、前記実施例で、選択エピタキシャル成長に用いる
ガスとしてＳｉＨ２’Ｃ７２、ＨＣｌ 、 Ｈ２混合ガ
スを用いたが、これに限定するものでなく、５ｉＨＣ４
゜ＨＣｌ 、 Ｈ，混合ガス＋ ５ｉＣｔ４ 、 ＨＣ
ｔ ＋ Ｈ２混合ガス。
ガスとしてＳｉＨ２’Ｃ７２、ＨＣｌ 、 Ｈ２混合ガ
スを用いたが、これに限定するものでなく、５ｉＨＣ４
゜ＨＣｌ 、 Ｈ，混合ガス＋ ５ｉＣｔ４ 、 ＨＣ
ｔ ＋ Ｈ２混合ガス。
ＳｉＨ４，ＨＣＬ 、 Ｈ，、混合ガス等を用すてもよ
い。またこれらの混合ガスにＡｓＨ２，ＰＨ，、Ｂ２Ｈ
６等のドーピング用ガスを含ませておいてもよい。
い。またこれらの混合ガスにＡｓＨ２，ＰＨ，、Ｂ２Ｈ
６等のドーピング用ガスを含ませておいてもよい。
第１図（ａ） 、 （ｂ） 、 （ｅ）は従来方法にお
ける選択エピタキシャル工程を施す前後の半導体基板の
構造を示した模式的断面図である。 第２図（ａ） 、 （ｂ） 、’ （ｃ）は本発明の特
徴を示すだめの半導体基板の製造工程を工程順に示した
模式的断面図である。 第３図（ａ） 、（ｂ） 、（ｃ） 、（ｄ） 、（ｅ
） 、 （ｆ） 、 （ｇ） 、（ｈ） 、（ｉ）は本
発明の実施例としてｎチャネルＭＯ８型電界効果トラン
ジスタの製造工程を説明するための模式的断面図で、主
な工程順に示しである。 図中の番号は以下のものをそれぞれ示す。 １．２１・・・シリコン単結晶基板。 ２．２２ 厚い絶縁膜、 ３．２３・・・多結晶シリコン。 ４・・・薄い絶縁膜。 ５．１１．２７・・・エピタキシャルシリコン層。 ６・・・結晶欠陥の多いシリコン層。 ７・・・反応性イオンエツチングによって受けたシリコ
ン基内表面の損傷領域。 ８・・・絶縁膜１ｌＩＩ壁とシリコン基板表面を含むよ
うに形成された多結晶又は非晶質シリコン層９・・・シ
リコン基板表面 １０．２６・・・非晶質化したシリコン基板界面領域２
４・・・有機レジスト膜 ２５・・・ボロン導入したチャネルストッパー領域２８
・・・ゲート酸化膜 ２９・・・リンドープ多結晶シリコンゲート電極３０・
・・ソース・ドレイン領域 ３１・・・層間絶縁膜 ３２・・・コンタクトホール ３３・・・アルミニウム電極 代理人 ヅＬ環士 ）へｉ 、弓（晋 ・７１ 図 ７２ 図 ７３ 図 （ｄ） ７３ 、匿 ６
ける選択エピタキシャル工程を施す前後の半導体基板の
構造を示した模式的断面図である。 第２図（ａ） 、 （ｂ） 、’ （ｃ）は本発明の特
徴を示すだめの半導体基板の製造工程を工程順に示した
模式的断面図である。 第３図（ａ） 、（ｂ） 、（ｃ） 、（ｄ） 、（ｅ
） 、 （ｆ） 、 （ｇ） 、（ｈ） 、（ｉ）は本
発明の実施例としてｎチャネルＭＯ８型電界効果トラン
ジスタの製造工程を説明するための模式的断面図で、主
な工程順に示しである。 図中の番号は以下のものをそれぞれ示す。 １．２１・・・シリコン単結晶基板。 ２．２２ 厚い絶縁膜、 ３．２３・・・多結晶シリコン。 ４・・・薄い絶縁膜。 ５．１１．２７・・・エピタキシャルシリコン層。 ６・・・結晶欠陥の多いシリコン層。 ７・・・反応性イオンエツチングによって受けたシリコ
ン基内表面の損傷領域。 ８・・・絶縁膜１ｌＩＩ壁とシリコン基板表面を含むよ
うに形成された多結晶又は非晶質シリコン層９・・・シ
リコン基板表面 １０．２６・・・非晶質化したシリコン基板界面領域２
４・・・有機レジスト膜 ２５・・・ボロン導入したチャネルストッパー領域２８
・・・ゲート酸化膜 ２９・・・リンドープ多結晶シリコンゲート電極３０・
・・ソース・ドレイン領域 ３１・・・層間絶縁膜 ３２・・・コンタクトホール ３３・・・アルミニウム電極 代理人 ヅＬ環士 ）へｉ 、弓（晋 ・７１ 図 ７２ 図 ７３ 図 （ｄ） ７３ 、匿 ６
Claims (1)
- 少なくとも表面にシリコン単結晶層を備えだ基板上に絶
縁膜を形成し、既約縁膜の所望の部分に開口部を設ける
工程、次いで該絶縁膜側壁および露出しだ該単結晶基板
表面を含むように多結晶シリコンもしくは非晶質シリコ
ン薄膜を被着する工程、次いで少くとも該多結晶シリコ
ンもしくは非晶質シリコンと該単結晶基板との界面に到
達するようにイオン注入する工程、次いで選択エピタキ
シャル成長を飾こす工程を具備したことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10867883A JPS60752A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10867883A JPS60752A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60752A true JPS60752A (ja) | 1985-01-05 |
Family
ID=14490895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10867883A Pending JPS60752A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60752A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63288010A (ja) * | 1987-05-20 | 1988-11-25 | Sanyo Electric Co Ltd | 固相エピタキシヤル成長方法 |
| US5837592A (en) * | 1995-12-07 | 1998-11-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for stabilizing polysilicon resistors |
-
1983
- 1983-06-17 JP JP10867883A patent/JPS60752A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63288010A (ja) * | 1987-05-20 | 1988-11-25 | Sanyo Electric Co Ltd | 固相エピタキシヤル成長方法 |
| US5837592A (en) * | 1995-12-07 | 1998-11-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for stabilizing polysilicon resistors |
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