JPS62212754A - 送受信デ−タの転送制御方式 - Google Patents
送受信デ−タの転送制御方式Info
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- JPS62212754A JPS62212754A JP61055409A JP5540986A JPS62212754A JP S62212754 A JPS62212754 A JP S62212754A JP 61055409 A JP61055409 A JP 61055409A JP 5540986 A JP5540986 A JP 5540986A JP S62212754 A JPS62212754 A JP S62212754A
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 45
- 239000000872 buffer Substances 0.000 claims abstract description 54
- 238000004891 communication Methods 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 238000013500 data storage Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、通信インタフェース部とバッファとの間にお
けるダイレクトメモリアクセス(DMA)による送受信
データの転送制御に関するもので、バッファと、該バッ
ファにおける送信または受信開始ポインタをセットする
アドレスレジスタと、転送ごとに歩進してバッファに送
信または受信ポインタを出力してアドレスするアドレス
カウンタとをそれぞれ1組設け、転送方向を制御すると
ともに唯1個の送受信ポインタを切替えて、送受信デー
タの転送を1組のバッファを共用して行うことを特徴と
する特 〔産業上の利用分野〕 本発明は、半二重通信における通信制御装置に係わり、
特に通信インタフェース部とバッファとの間の送受信デ
ータ転送制御方式の改良に関する。
けるダイレクトメモリアクセス(DMA)による送受信
データの転送制御に関するもので、バッファと、該バッ
ファにおける送信または受信開始ポインタをセットする
アドレスレジスタと、転送ごとに歩進してバッファに送
信または受信ポインタを出力してアドレスするアドレス
カウンタとをそれぞれ1組設け、転送方向を制御すると
ともに唯1個の送受信ポインタを切替えて、送受信デー
タの転送を1組のバッファを共用して行うことを特徴と
する特 〔産業上の利用分野〕 本発明は、半二重通信における通信制御装置に係わり、
特に通信インタフェース部とバッファとの間の送受信デ
ータ転送制御方式の改良に関する。
高速のデータ通信を行う装置では、送受信データのオー
バランを回避するため、通信インタフェース部と主制御
装置との間にバッファを設け、通信インタフェース部と
の間でDMA転送を行っている。
バランを回避するため、通信インタフェース部と主制御
装置との間にバッファを設け、通信インタフェース部と
の間でDMA転送を行っている。
このバッファとして、従来送信および受信データ用に2
組設けているが、それぞれDMA制御Bを行うこめ、コ
スト高になるという問題点がある。
組設けているが、それぞれDMA制御Bを行うこめ、コ
スト高になるという問題点がある。
このため、上記問題を解決した簡易な送受信データ転送
方式が求められている。
方式が求められている。
第3図(a)は、送信バッファと受信バッファの2組の
バッファを設けた通信制御装置のブロック図である。
バッファを設けた通信制御装置のブロック図である。
第3図(b)に示すように、受信バッファ1、送信バッ
ファ2は、バッファ内のアドレス(ポインタ)がそれぞ
れ(000)(16進表示)より順次割付けられている
もので、通信インタフェース部3との間のデータ転送は
、ローカルバス100を介してDMAで行われ、主メモ
リ5とのデータ転送は■0コントローラ4を介して行わ
れる。
ファ2は、バッファ内のアドレス(ポインタ)がそれぞ
れ(000)(16進表示)より順次割付けられている
もので、通信インタフェース部3との間のデータ転送は
、ローカルバス100を介してDMAで行われ、主メモ
リ5とのデータ転送は■0コントローラ4を介して行わ
れる。
通信インタフェース部3は、ローカルバス100に接続
された1バイトのレジスタ3aを備え、受信したデータ
をレジスタ3aに格納して受信割込み信号52を出力し
、またレジスタ3aに格納された送信データはシリアル
に変換されて送信される。
された1バイトのレジスタ3aを備え、受信したデータ
をレジスタ3aに格納して受信割込み信号52を出力し
、またレジスタ3aに格納された送信データはシリアル
に変換されて送信される。
上記レジスタ3aと送受信バッファ1,2との間でDM
A転送を行うため、送受信バッファ1゜2に対応して、
受信用DMAコントローラ6および送信用DMAコント
ローラ9が設けられ、それぞれアドレスカウンタ8およ
び11を歩進して送受信バッファ1,2をアドレスする
とともに通信インタフェース部3および送受信バッファ
1,2にリード/ライト信号を出力してデータを転送す
る。
A転送を行うため、送受信バッファ1゜2に対応して、
受信用DMAコントローラ6および送信用DMAコント
ローラ9が設けられ、それぞれアドレスカウンタ8およ
び11を歩進して送受信バッファ1,2をアドレスする
とともに通信インタフェース部3および送受信バッファ
1,2にリード/ライト信号を出力してデータを転送す
る。
以上構成の通信制御装置において、通信インタフェース
部3と送受信バッファ1.2との間の転送動作を以下に
説明する。
部3と送受信バッファ1.2との間の転送動作を以下に
説明する。
(受信データの転送)
アドレスレジスタ7には、第3図(bl −(21に示
す受信開始ポインタが格納されており、通信インタフェ
ース部3よりデータ受信を通知する受信割込み信号52
が出力されると、■0コントローラ4は受信用DMAコ
ントローラ6に転送を指令し、受信用DMAコントロー
ラ6は、アドレスレジスタ7の内容をアドレスカウンタ
8にセットしてローカルバス100にアドレスデータを
出力せしめ、通信インタフェース部3には読出しくR)
信号を、受信バッファ1には書込み(W)信号を送出し
て、転送を開始する。
す受信開始ポインタが格納されており、通信インタフェ
ース部3よりデータ受信を通知する受信割込み信号52
が出力されると、■0コントローラ4は受信用DMAコ
ントローラ6に転送を指令し、受信用DMAコントロー
ラ6は、アドレスレジスタ7の内容をアドレスカウンタ
8にセットしてローカルバス100にアドレスデータを
出力せしめ、通信インタフェース部3には読出しくR)
信号を、受信バッファ1には書込み(W)信号を送出し
て、転送を開始する。
1バイト転送するごとに受信割込み信号52が出力され
、アドレスカウンタ8を歩道(+L)L、受信終了信号
により転送を完了する。
、アドレスカウンタ8を歩道(+L)L、受信終了信号
により転送を完了する。
この終了信号により■0コントローラ4は、受信開始ポ
インタよりアドレスカウンタ8の示すポインタまで受信
バッファ1を読取って主メモリ5に転送する。
インタよりアドレスカウンタ8の示すポインタまで受信
バッファ1を読取って主メモリ5に転送する。
(送信データの転送)
10コントローラ4が送信要求53を受信すると、主メ
モリ5の最終送信データが送信バッファ2の(000)
に格納されるようなポインタより転送し、そのポインタ
値を送信開始ポインタとしてアドレスレジスタ10にセ
ットして、送信用DMAコントローラ9にI旨令する。
モリ5の最終送信データが送信バッファ2の(000)
に格納されるようなポインタより転送し、そのポインタ
値を送信開始ポインタとしてアドレスレジスタ10にセ
ットして、送信用DMAコントローラ9にI旨令する。
これにより、送信用DMAコントローラ9はローカルバ
ス100にアドレスブータラ出カシつつ通信コントロー
ラ3および送信バッファ2に制御信号を出力して送信デ
ータを通信インタフェース部3に転送し、アドレスカウ
ンタ11が[000)になったとき転送制御を終了する
。
ス100にアドレスブータラ出カシつつ通信コントロー
ラ3および送信バッファ2に制御信号を出力して送信デ
ータを通信インタフェース部3に転送し、アドレスカウ
ンタ11が[000)になったとき転送制御を終了する
。
〔発明が解決しようとする問題点3
以上説明したように、送受信バッファをそれぞれ設け、
DMAを制御するための手段をそれに対応して設けると
、コスト高になるという問題点がある。
DMAを制御するための手段をそれに対応して設けると
、コスト高になるという問題点がある。
本発明は上記問題点に鑑み、半二重通信における簡易な
データ転送方式を提供することを目的とするものである
。
データ転送方式を提供することを目的とするものである
。
上記目的のため、本発明の送受信データの転送方式は、
第1図原理説明図に示すように、バッファの転送開始ポ
インタをセットするアドレスレジスタ(14)と、該転
送開始ポインタがセットされ転送単位のデータ転送ごと
に歩進して該バッファをアドレスするアドレスカウンタ
(15)とをそれぞれ1組設け、 通信インタフェース部とバッファとに続出しおよび書込
み指令を送出して転送方向を切替えるとともに、前記ア
ドレスカウンタを歩進して送受信データを転送する転送
制御手段(18)と、該アドレスレジスタに送信開始ポ
インタまたは受信開始ポインタをそれぞれセットして前
記転送制御手段に転送方向を指示する制御手段(17)
と を備え、1組のバッファを唯1つの送受信ポインタを切
替えてデータ転送するものである。
第1図原理説明図に示すように、バッファの転送開始ポ
インタをセットするアドレスレジスタ(14)と、該転
送開始ポインタがセットされ転送単位のデータ転送ごと
に歩進して該バッファをアドレスするアドレスカウンタ
(15)とをそれぞれ1組設け、 通信インタフェース部とバッファとに続出しおよび書込
み指令を送出して転送方向を切替えるとともに、前記ア
ドレスカウンタを歩進して送受信データを転送する転送
制御手段(18)と、該アドレスレジスタに送信開始ポ
インタまたは受信開始ポインタをそれぞれセットして前
記転送制御手段に転送方向を指示する制御手段(17)
と を備え、1組のバッファを唯1つの送受信ポインタを切
替えてデータ転送するものである。
バッファのポインタを指示するアドレスカウンタと、送
受信開始ポインタをセットするアドレスレジスタと、D
MAコントローラとをそれぞれ1組設け、送受信状態に
従って転送方向およびポインタを切替えて送受信データ
に共用する。
受信開始ポインタをセットするアドレスレジスタと、D
MAコントローラとをそれぞれ1組設け、送受信状態に
従って転送方向およびポインタを切替えて送受信データ
に共用する。
このため、通常はアドレスレジスタに受信開始ポインタ
を格納して受信状態にセントしておき、送信要求があれ
ば主メモリよりバッファに送信データを転送し、上記レ
ジスタに送信開始ポインタをセットしてDMA転送せし
めた後、再び受信状態にセットする。
を格納して受信状態にセントしておき、送信要求があれ
ば主メモリよりバッファに送信データを転送し、上記レ
ジスタに送信開始ポインタをセットしてDMA転送せし
めた後、再び受信状態にセットする。
以上により、1組のバッファで送受信が共用できる。
本発明の実施例を第2図を参照しつつ説明する。
第2図(alは実施例の通信制御部ブロック図、第2図
(b)は実施例のバッファ説明図、第2図(C)は動作
フローチャート図である。
(b)は実施例のバッファ説明図、第2図(C)は動作
フローチャート図である。
第2図(alにおいて、
12は送受信共用のバッファであって、第2図(b)に
示すように、例えば4にバイトのメモリ容量を備え、送
信データ格納領域12aと受信データ格納領域12bと
が設けられて(000)〜(FPF )の1組のポイン
タでアドレスされる。
示すように、例えば4にバイトのメモリ容量を備え、送
信データ格納領域12aと受信データ格納領域12bと
が設けられて(000)〜(FPF )の1組のポイン
タでアドレスされる。
14はアドレスレジスタであり、IOコントローラ16
により、送信開始ポインタPsまたは受信開始ポインタ
Prが格納されるもの、15は、アップダウン(U/D
)カウンタで構成されるアドレスカウンタであり、送信
または受信開始時、アドレスレジスタ14に格納された
送信または受信開始ポインタPs、Prがセットされ、
データ転送ごとにアップ(受信)またはダウン(r 4
;’a )カウントされて、ローカルバス100にバッ
ファ12のポインタ(アドレス)を出力するもの、 13はDMAコントローラであって、IOコントローラ
16より送出される送信または受信データの転送開始指
令に基づき、レジスタ3aおよびバッファ12に、リー
ド/ライト信号を送出して転送方向を制御するとともに
、データ転送ごとに°アドレスカウンタ15を歩進(ア
ップダウン)するもの、 である。
により、送信開始ポインタPsまたは受信開始ポインタ
Prが格納されるもの、15は、アップダウン(U/D
)カウンタで構成されるアドレスカウンタであり、送信
または受信開始時、アドレスレジスタ14に格納された
送信または受信開始ポインタPs、Prがセットされ、
データ転送ごとにアップ(受信)またはダウン(r 4
;’a )カウントされて、ローカルバス100にバッ
ファ12のポインタ(アドレス)を出力するもの、 13はDMAコントローラであって、IOコントローラ
16より送出される送信または受信データの転送開始指
令に基づき、レジスタ3aおよびバッファ12に、リー
ド/ライト信号を送出して転送方向を制御するとともに
、データ転送ごとに°アドレスカウンタ15を歩進(ア
ップダウン)するもの、 である。
なお、上記受信開始ポインタPrは受信データ格納領域
12bの境界位置Prに設定され、送信開始ポインタP
sは最終送信データが(000)に格納されるようにデ
ータ長に基づいて設定されるとともに、Ps、Prは唯
1つのポインタで、排他的に使用される。
12bの境界位置Prに設定され、送信開始ポインタP
sは最終送信データが(000)に格納されるようにデ
ータ長に基づいて設定されるとともに、Ps、Prは唯
1つのポインタで、排他的に使用される。
以上構成の通信制御部において、バッファ12とレジス
タ3aとの間の転送動作は以下のように行われる。〔第
2図(C)〕 (1)IOコントローラ16はアドレスレジスタ14に
受信開始ポインタPsを格納し、受信可能状態にセット
する。
タ3aとの間の転送動作は以下のように行われる。〔第
2図(C)〕 (1)IOコントローラ16はアドレスレジスタ14に
受信開始ポインタPsを格納し、受信可能状態にセット
する。
(2)通信インタフェース部3より受信割込み信号52
があると、DMAコントローラ13は通信インタフェー
ス部3のレジスタ3aにリード信号を、バッファ12に
ライト18号を送出し、アドレスカウンタ15のゲート
(図示せず)を開いてローカルバス100にバッファ1
2の受信開始ポインタPrを出力せしめて、バッファ1
2に受信データを転送する。
があると、DMAコントローラ13は通信インタフェー
ス部3のレジスタ3aにリード信号を、バッファ12に
ライト18号を送出し、アドレスカウンタ15のゲート
(図示せず)を開いてローカルバス100にバッファ1
2の受信開始ポインタPrを出力せしめて、バッファ1
2に受信データを転送する。
!バイト転送ごとにアドレスカウンタ15は+1され、
順次受信データを転送した後、受信終了(8号50によ
り転送を終了する。
順次受信データを転送した後、受信終了(8号50によ
り転送を終了する。
(3110コントローラ16は、受信終了後、アドレス
カウンタ15の値を読取り、受信開始ポインタPrより
そのポインタまでの受イSデータを読取り、主メモリ5
に転送する。
カウンタ15の値を読取り、受信開始ポインタPrより
そのポインタまでの受イSデータを読取り、主メモリ5
に転送する。
(4) 主制御装置より送信要求53があると、10
コントローラ16は主メモリ5の送信データのデータ長
より送信開始ポインタPsを算出して、バッファ12に
そのPsよりB方向に歩進して格納するとともに、アド
レスレジスタ14に送信開始ポインタPsを格納する。
コントローラ16は主メモリ5の送信データのデータ長
より送信開始ポインタPsを算出して、バッファ12に
そのPsよりB方向に歩進して格納するとともに、アド
レスレジスタ14に送信開始ポインタPsを格納する。
(5)続いてDMAコントローラ16により送信データ
の転送が開始され、1バイトごとアドレスカウンタ15
が−1されて送(Sデータが転送される。
の転送が開始され、1バイトごとアドレスカウンタ15
が−1されて送(Sデータが転送される。
(6) アドレスカウンタ15が(000)になると
、DMAコントローラ13は転送を終了するとともに、
10コントローラ16に送信終了信号51が出力され、
IOコントローラ16は、受信開始ポインタPrを格納
して受信可能状態にセットして、受信待ちとする。
、DMAコントローラ13は転送を終了するとともに、
10コントローラ16に送信終了信号51が出力され、
IOコントローラ16は、受信開始ポインタPrを格納
して受信可能状態にセットして、受信待ちとする。
以上のごとく半二重通信においては、転送方向とともに
ポインタを送受信切替えることにより1組のバッファを
共用することができる。
ポインタを送受信切替えることにより1組のバッファを
共用することができる。
本発明は、1組のバッファを転送方向および唯1つのポ
インタを切替えて送受信データに共用する手段を設けた
ものであるから、半二重通信における通信制御装置のコ
スト低下効果は捲めて大である。
インタを切替えて送受信データに共用する手段を設けた
ものであるから、半二重通信における通信制御装置のコ
スト低下効果は捲めて大である。
第1図は本発明の原理説明図、
第2図(alは実施例の通信制御部ブロック図、第2図
(b)は実施例のバッファ構成図、第2図(e)は動作
フローチャート図、第3図(a)は従来の通信制御部ブ
ロック図、第3図(b)は従来のバッファ構成図、であ
る6図中、 1は受信バッファ、 2は送信バッファ、3は通信
インタフェース部、 3aはレジスタ、 4はIOコントローラ、5は主メモリ、6は送信用DM
Aコントローラ、 7.10はアドレスレジスタ、 8.11はアドレスカウンタ、 9は送信用DMAコントローラ、 12はバッファ、 13はDMAコントローラ、 14はアドレスレジスタ、 15はアドレスカウンタ、 16は■0コントローラ、 である。
(b)は実施例のバッファ構成図、第2図(e)は動作
フローチャート図、第3図(a)は従来の通信制御部ブ
ロック図、第3図(b)は従来のバッファ構成図、であ
る6図中、 1は受信バッファ、 2は送信バッファ、3は通信
インタフェース部、 3aはレジスタ、 4はIOコントローラ、5は主メモリ、6は送信用DM
Aコントローラ、 7.10はアドレスレジスタ、 8.11はアドレスカウンタ、 9は送信用DMAコントローラ、 12はバッファ、 13はDMAコントローラ、 14はアドレスレジスタ、 15はアドレスカウンタ、 16は■0コントローラ、 である。
Claims (1)
- 【特許請求の範囲】 通信インタフェース部と主制御部との間の送受信データ
の転送をバッファを介して行う通信制御装置において、
1組の該バッファ(12)と該通信インタフェース部(
3)との間における送受信データの転送方式であって、 該バッファの転送開始ポインタをセットするアドレスレ
ジスタ(14)と、該転送開始ポインタがセットされ転
送単位のデータ転送ごとに歩進して該バッファをアドレ
スするアドレスカウンタ(15)とをそれぞれ1組設け
、 該通信インタフェース部と該バッファとに読出しおよび
書込み指令を送出して転送方向を切替えるとともに、前
記アドレスカウンタを歩進して送受信データを転送する
転送制御手段(18)と、該アドレスレジスタに送信開
始ポインタまたは受信開始ポインタをそれぞれセットし
て前記転送制御手段に転送方向を指示する制御手段(1
7)と を備え、1組のバッファを送受信ポインタを切替えてデ
ータ転送することを特徴とする送受信データの転送制御
方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61055409A JPS62212754A (ja) | 1986-03-13 | 1986-03-13 | 送受信デ−タの転送制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61055409A JPS62212754A (ja) | 1986-03-13 | 1986-03-13 | 送受信デ−タの転送制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62212754A true JPS62212754A (ja) | 1987-09-18 |
JPH0467664B2 JPH0467664B2 (ja) | 1992-10-29 |
Family
ID=12997753
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61055409A Granted JPS62212754A (ja) | 1986-03-13 | 1986-03-13 | 送受信デ−タの転送制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62212754A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56162138A (en) * | 1980-05-19 | 1981-12-12 | Hitachi Ltd | Terminal control device |
JPS5822052A (ja) * | 1981-07-31 | 1983-02-09 | 京セラ株式会社 | 足関節装置 |
-
1986
- 1986-03-13 JP JP61055409A patent/JPS62212754A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56162138A (en) * | 1980-05-19 | 1981-12-12 | Hitachi Ltd | Terminal control device |
JPS5822052A (ja) * | 1981-07-31 | 1983-02-09 | 京セラ株式会社 | 足関節装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0467664B2 (ja) | 1992-10-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |