JPS6221191A - 表示制御装置 - Google Patents
表示制御装置Info
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- JPS6221191A JPS6221191A JP60161505A JP16150585A JPS6221191A JP S6221191 A JPS6221191 A JP S6221191A JP 60161505 A JP60161505 A JP 60161505A JP 16150585 A JP16150585 A JP 16150585A JP S6221191 A JPS6221191 A JP S6221191A
- Authority
- JP
- Japan
- Prior art keywords
- display
- control data
- flat panel
- crt
- control
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- Digital Computer Display Output (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明はＣＲＴディスプレイ及びフラットパネルディス
プレイを制御対象とした表示制御装置に関する。
プレイを制御対象とした表示制御装置に関する。
［発明の技術的背景とその問題点］
最近、ＣＲＴ （Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂ
ｅ ）ディスプレイと同等の解像度を持つＬＣＤ（Ｌｉ
ｑｕｉｄＣｒｙｓｔａｉ Ｄｉｓｐｌａｙ＞ 、ＰＤ
Ｐ （Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）
、ＥＬＤ （Ｅｌｅｃｔｒｏ Ｌｕｍ１ｎｅｓｃｅ
ｎｔＤ １ｓｐｌａＶ）等の各種のフラットパネルディ
スプレイが開発され、パーソナルコンピュータをはじめ
とする各種の情報処理機器に使用されている。
ｅ ）ディスプレイと同等の解像度を持つＬＣＤ（Ｌｉ
ｑｕｉｄＣｒｙｓｔａｉ Ｄｉｓｐｌａｙ＞ 、ＰＤ
Ｐ （Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）
、ＥＬＤ （Ｅｌｅｃｔｒｏ Ｌｕｍ１ｎｅｓｃｅ
ｎｔＤ １ｓｐｌａＶ）等の各種のフラットパネルディ
スプレイが開発され、パーソナルコンピュータをはじめ
とする各種の情報処理機器に使用されている。
しかしながら、ＣＲＴディスプレイと上記したフラット
パネルディスプレイとでは、その表示制御が基本的に異
なる。
パネルディスプレイとでは、その表示制御が基本的に異
なる。
従来の情報処理機器では、一般にＣＲＴディスプレイを
使用しているため、ＯＳ （ＯＯｅｒａｔｉｎｇ３ｙｓ
ｔｅｌ ＞ 、Ｂ Ｉ Ｏ８（Ｂａ５ｉｃ Ｉ １０
３ｙＳｔｅｌ ） 、アプリケーションパッケージ等の
ソフトウェアがすべてＣＲＴディスプレイ用に作られて
いる。
使用しているため、ＯＳ （ＯＯｅｒａｔｉｎｇ３ｙｓ
ｔｅｌ ＞ 、Ｂ Ｉ Ｏ８（Ｂａ５ｉｃ Ｉ １０
３ｙＳｔｅｌ ） 、アプリケーションパッケージ等の
ソフトウェアがすべてＣＲＴディスプレイ用に作られて
いる。
新規に開発される機器にフラットバネルディスプレイを
使用する場合、それらのソフトウェアをフラットパネル
ディスプレイ用に修正しなければならない。従ってソフ
トウェアの互換性がなくなる。
使用する場合、それらのソフトウェアをフラットパネル
ディスプレイ用に修正しなければならない。従ってソフ
トウェアの互換性がなくなる。
そこで上記ソフトウェアの互換性を維持する手段として
、従来では、第２図に示すようなバッファ ）（−１−
ＩＪ （Ｂ ｕｆｆｅｒ Ｍ ｅｍｏｒｙ ）方式が使
用されていた。
、従来では、第２図に示すようなバッファ ）（−１−
ＩＪ （Ｂ ｕｆｆｅｒ Ｍ ｅｍｏｒｙ ）方式が使
用されていた。
しかしながら、上記第２図に示すバッファメモリ方式は
、ＣＲＴディスプレイ用の通常のビデオメモリ（Ｖ−Ｒ
ＡＭ）０３の他に、上記ビデオメモリ０３と略同−面分
の容量を持つフラットパネルディスプレイ用のバッファ
メモリ（ＢＭ＞０６が必要となり、更に、このバッフ７
メモリ０６を制御対象となるフラットパネルディスプレ
イに固有のタイミングでアクセス制御し、フラットパネ
ルディスプレイ用のビデオ信号を得るフラットパネルデ
ィスプレイコントローラ（ＦＰＤＣ）０７が必要となる
。尚、図中、０１はＣＰＵバス、０２はＣＲＴコントロ
ーラ（ＯＲＴ Ｃ： ６８４５相当）、０４はキャラク
タジェネレータ（ＣＧ）、０５はタイミング発生回路を
含むアトリビュート処理回路である。このようなことか
ら従来では、大幅なコストアップを招き、又、実装スペ
ースが大きくなるという欠点があった。
、ＣＲＴディスプレイ用の通常のビデオメモリ（Ｖ−Ｒ
ＡＭ）０３の他に、上記ビデオメモリ０３と略同−面分
の容量を持つフラットパネルディスプレイ用のバッファ
メモリ（ＢＭ＞０６が必要となり、更に、このバッフ７
メモリ０６を制御対象となるフラットパネルディスプレ
イに固有のタイミングでアクセス制御し、フラットパネ
ルディスプレイ用のビデオ信号を得るフラットパネルデ
ィスプレイコントローラ（ＦＰＤＣ）０７が必要となる
。尚、図中、０１はＣＰＵバス、０２はＣＲＴコントロ
ーラ（ＯＲＴ Ｃ： ６８４５相当）、０４はキャラク
タジェネレータ（ＣＧ）、０５はタイミング発生回路を
含むアトリビュート処理回路である。このようなことか
ら従来では、大幅なコストアップを招き、又、実装スペ
ースが大きくなるという欠点があった。
［発明の目的］
本発明は上記実情に鑑みなされたもので、従来のＣＲＴ
ＲＴデイスプレイフトウェアの互換性を雑持し、かつビ
デオメモリ等のハードウェアを共通化した簡単かつ安価
な構成にて、ＣＲＴディスプレイ、及びフラットパネル
ディスプレイをサボ−１−することのできるようにした
表示制御回路を提供することを目的とする。
ＲＴデイスプレイフトウェアの互換性を雑持し、かつビ
デオメモリ等のハードウェアを共通化した簡単かつ安価
な構成にて、ＣＲＴディスプレイ、及びフラットパネル
ディスプレイをサボ−１−することのできるようにした
表示制御回路を提供することを目的とする。
［発明の概要］
本発明は、ＣＲＴディスプレイ及びフラットパネルディ
スプレイを制御対象とした表示制御装置に於いて、ＣＲ
Ｔディスプレイの制御データを接続対象となるフラット
パネルディスプレイの制御データに変換する制御データ
変換回路と、上記ＣＲＴディスプレイの制御データ又は
フラットパネルディスプレイのｔ、ＩＪｉｌｌデータを
選択的に受けて同制御データに従い上記各ディスプレイ
に共通のビデオメモリをアクセス制御するメモリ制御回
路と、上記ＣＲＴディスプレイ制御データ又はフラット
パネルディスプレイ制御データを選択的に受けて同制御
データに従いＣＲＴディスプレイ又はフラットパネルデ
ィスプレイを表示制御する表示制御回路とを備えて、従
来のＣＲＴＲＴデイスプレイフトウェアの互換性を維持
しつつ、ビデオメモリ等のハードウェアを共通化できる
構成としたもので、これにより、簡単かつ安価な構成に
て、ＣＲＴディスプレイ、及びフラットパネルディスプ
レイをサポートすることができる。
スプレイを制御対象とした表示制御装置に於いて、ＣＲ
Ｔディスプレイの制御データを接続対象となるフラット
パネルディスプレイの制御データに変換する制御データ
変換回路と、上記ＣＲＴディスプレイの制御データ又は
フラットパネルディスプレイのｔ、ＩＪｉｌｌデータを
選択的に受けて同制御データに従い上記各ディスプレイ
に共通のビデオメモリをアクセス制御するメモリ制御回
路と、上記ＣＲＴディスプレイ制御データ又はフラット
パネルディスプレイ制御データを選択的に受けて同制御
データに従いＣＲＴディスプレイ又はフラットパネルデ
ィスプレイを表示制御する表示制御回路とを備えて、従
来のＣＲＴＲＴデイスプレイフトウェアの互換性を維持
しつつ、ビデオメモリ等のハードウェアを共通化できる
構成としたもので、これにより、簡単かつ安価な構成に
て、ＣＲＴディスプレイ、及びフラットパネルディスプ
レイをサポートすることができる。
［発明の実施例］
以下第１図を参照して本発明の一実施例を説明する。第
１図に於いて、１はＣＰＵバスであり、２は本発明の要
旨とするところの表示制御装置を実現したゲートアレイ
（ＧＡ）である。３は上記ゲートアレイ２により構成さ
れた表示制御装置の制御の下にＣＲＴディスプレイの表
示データ、又はフラットパネルディスプレイの表示デー
タを選択的に貯え、それぞれ上記ディスプレイモードに
応じたタイミングで読出し制御される上記各ディスプレ
イに共通のビデオメモリ（Ｖ−ＲＡＭ）である。４はビ
デオメモリ３より読出されたキャラクタコードに従うキ
ャラクタパターンデータを発生するキャラクタジェネレ
ータ（ＣＧ）である。
１図に於いて、１はＣＰＵバスであり、２は本発明の要
旨とするところの表示制御装置を実現したゲートアレイ
（ＧＡ）である。３は上記ゲートアレイ２により構成さ
れた表示制御装置の制御の下にＣＲＴディスプレイの表
示データ、又はフラットパネルディスプレイの表示デー
タを選択的に貯え、それぞれ上記ディスプレイモードに
応じたタイミングで読出し制御される上記各ディスプレ
イに共通のビデオメモリ（Ｖ−ＲＡＭ）である。４はビ
デオメモリ３より読出されたキャラクタコードに従うキ
ャラクタパターンデータを発生するキャラクタジェネレ
ータ（ＣＧ）である。
２１乃至２７はそれぞれ上記ゲートアレイ２の内部に設
けられた表示制御装置の構成要素である。このうち、２
１はＣＰＵバス１を介してＣＰＵより受けた、水平総文
字数、水平同期位置、垂直総文字数、垂直同期位置等を
含むＣＲＴディスプレイ用制開制御データ持するＣＲＴ
制御データレジスタ２１（ＣＣＤＲ）である。２２はこ
の制御データレジスタ２１に貯えられたＣＲＴディスプ
レイ用ＩＩＩ ａｌｌデータを接続対象となるフラット
パネルディスプレイ用の制御データに変換するｉｌＪ
ＩＩＩデータ変換回路（ＣＤ−ＣＯＮＶ）である。
けられた表示制御装置の構成要素である。このうち、２
１はＣＰＵバス１を介してＣＰＵより受けた、水平総文
字数、水平同期位置、垂直総文字数、垂直同期位置等を
含むＣＲＴディスプレイ用制開制御データ持するＣＲＴ
制御データレジスタ２１（ＣＣＤＲ）である。２２はこ
の制御データレジスタ２１に貯えられたＣＲＴディスプ
レイ用ＩＩＩ ａｌｌデータを接続対象となるフラット
パネルディスプレイ用の制御データに変換するｉｌＪ
ＩＩＩデータ変換回路（ＣＤ−ＣＯＮＶ）である。
２３及び２４はそれぞれオペレータの操作指示に従うデ
ィスプレイセレクト信号（Ｄ−８ＥＬ）によリ、上記Ｃ
ＲＴ ｌｌ１ｌＪ Ｉｌｌデータレジスタ２１に貯えら
れ。
ィスプレイセレクト信号（Ｄ−８ＥＬ）によリ、上記Ｃ
ＲＴ ｌｌ１ｌＪ Ｉｌｌデータレジスタ２１に貯えら
れ。
たＣＲＴディスプレイ用制御データ、又は制御データ変
換回路２２より得られるフラットパネルディスプレイ用
制御データの何れか一方を選択する制御データ選択回路
である。
換回路２２より得られるフラットパネルディスプレイ用
制御データの何れか一方を選択する制御データ選択回路
である。
２５は上記制御データ選択回路２３で選択された制御デ
ータをもとにビデオメモリ３、及びキャラクタジェネレ
ータ４のアドレス生成、及びタイミング制御を行なうメ
モリ制御回路（Ｍ−ＣＴＬ）である。
ータをもとにビデオメモリ３、及びキャラクタジェネレ
ータ４のアドレス生成、及びタイミング制御を行なうメ
モリ制御回路（Ｍ−ＣＴＬ）である。
２６はビデオメモリ３より読出されるアトリビュート情
報、及びキャラクタジェネレータ４より発生されるキャ
ラクタパターンデータをもとに表示データを生成するア
トリビュート処理回路（ＡＴＴ）である。
報、及びキャラクタジェネレータ４より発生されるキャ
ラクタパターンデータをもとに表示データを生成するア
トリビュート処理回路（ＡＴＴ）である。
２７はアトリビュート処理回路２６より出力された表示
データを制御データ選択回路２４で選択された制御デー
タに従うＣＲＴディスプレイ用の表示タイミング制御、
又はフラットパネルディスプレイ用の表示タイミングで
表示出力制御するディスプレイ制御回路（Ｄｉｓ−ＣＴ
Ｌ）である。
データを制御データ選択回路２４で選択された制御デー
タに従うＣＲＴディスプレイ用の表示タイミング制御、
又はフラットパネルディスプレイ用の表示タイミングで
表示出力制御するディスプレイ制御回路（Ｄｉｓ−ＣＴ
Ｌ）である。
尚、ここではビデオメモリ３へのデータ書込みラインを
省略して示している。
省略して示している。
ここで一実施例の動作を説明する。
キャラクタ表示出力時に於いて、ＣＰＵはＣＰＵバス１
を介してＣＲＴディスプレイ用の制御データをＣＲＴＩ
ＩＪ’ｌｌｌデータレジスタ２１にセットする。
を介してＣＲＴディスプレイ用の制御データをＣＲＴＩ
ＩＪ’ｌｌｌデータレジスタ２１にセットする。
このＣＲＴ制御データレジスタ２１に貯えられたＣＲＴ
ディスプレイ用の制御データは、外部より与えられるデ
ィスプレイセレクト信号（Ｄ−８ＥＬ）によって選択的
にフラットパネルディスプレイの制御データに変換され
た後、メモリ制御口路２５及びアトリビュート処理回路
２６に与えられる。
ディスプレイ用の制御データは、外部より与えられるデ
ィスプレイセレクト信号（Ｄ−８ＥＬ）によって選択的
にフラットパネルディスプレイの制御データに変換され
た後、メモリ制御口路２５及びアトリビュート処理回路
２６に与えられる。
即ち、ＣＲＴ制御データレジスタ２１に貯えられたＣＲ
Ｔディスプレイ用制御データは制御データ変 ゛挽回路
２２に供給されて、接続対象となるフラットパネルディ
スプレイ用のＩＩＪＩｇデータに変換された後、上記Ｃ
ＲＴ制御データレジスタ２１に貯えられたＣＲＴディス
プレイ用制御データと共に被選択データとして制御デー
タ選択回路２３．２４に供給され、その何れか一方の制
御データが上記ディスプレイセレクト信号（Ｄ−８ＥＬ
）に従い選択されてメモリ制御回路２５及びディスプレ
イ制御回路２７に与えられる。
Ｔディスプレイ用制御データは制御データ変 ゛挽回路
２２に供給されて、接続対象となるフラットパネルディ
スプレイ用のＩＩＪＩｇデータに変換された後、上記Ｃ
ＲＴ制御データレジスタ２１に貯えられたＣＲＴディス
プレイ用制御データと共に被選択データとして制御デー
タ選択回路２３．２４に供給され、その何れか一方の制
御データが上記ディスプレイセレクト信号（Ｄ−８ＥＬ
）に従い選択されてメモリ制御回路２５及びディスプレ
イ制御回路２７に与えられる。
ここで、制御データ選択回路２３．２４が、ディスプレ
イセレクト信号（Ｄ−３ＥＬ）に従い、制御データ変換
回路２２により変換されたフラットパネルディスプレイ
用の制御データを選択した際は、メモリ制御回路２５よ
り同制御データに従うフラットパネルディスプレイコン
トロールタイミングにてビデオメモリアドレス（リフレ
ッシュメモリアドレス）、ラスクアドレス等が生成され
、これに伴いビデオメモリ３、及びキャラクタジェネレ
ータ４がリードアクセス制御される。そしてビデオメモ
リ３より読出されたキャラクタコードがキャラクタジェ
ネレータ４に与えられ、同じ（ビデオメモリ３より読出
されたアトリビュート情報がキャラクタジェネレータ４
より読出されたパターンデータとともにアトリビュート
処理回路２６に与えられて、上記パターンデータがアト
リビュート処理され、ディスプレイ制御回路２７のフラ
ットパネルディスプレイのタイミングコントロールでフ
ラットパネル表示データとして図示しないフラットパネ
ルディスプレイ装置に送られる。
イセレクト信号（Ｄ−３ＥＬ）に従い、制御データ変換
回路２２により変換されたフラットパネルディスプレイ
用の制御データを選択した際は、メモリ制御回路２５よ
り同制御データに従うフラットパネルディスプレイコン
トロールタイミングにてビデオメモリアドレス（リフレ
ッシュメモリアドレス）、ラスクアドレス等が生成され
、これに伴いビデオメモリ３、及びキャラクタジェネレ
ータ４がリードアクセス制御される。そしてビデオメモ
リ３より読出されたキャラクタコードがキャラクタジェ
ネレータ４に与えられ、同じ（ビデオメモリ３より読出
されたアトリビュート情報がキャラクタジェネレータ４
より読出されたパターンデータとともにアトリビュート
処理回路２６に与えられて、上記パターンデータがアト
リビュート処理され、ディスプレイ制御回路２７のフラ
ットパネルディスプレイのタイミングコントロールでフ
ラットパネル表示データとして図示しないフラットパネ
ルディスプレイ装置に送られる。
又、上記制御データ選択回路２３．２４が、ディスプレ
イセレクト信＠（Ｄ−８ＥＬ）に従い、ＣＲＴ制御デー
タレジスタ２１に貯えられたＣＲＴディスプレイ用のｉ
ｌＪｔｍｌデータを選択した際は、メモリ制御回路２５
より同制御データに従うＣＲＴディスプレイコントロー
ルタイミングにてビデオメモリアドレス、ラスクアドレ
ス等が生成され、これに伴いビデオメモリ３、及びキャ
ラクタジェネレータ４がリードアクセス制御される。そ
してビデオメモリ３より読出されたキャラクタコードが
キャラクタジェネレータ４に与えられ、同じくビデオメ
モリ３より読出されたアトリビュート情報がキャラクタ
ジェネレータ４より読出されたパターンデータとともに
アトリビュート処理回路２６に与えられて、上記パター
ンデータがアトリピュート処理され、ディスプレイ制御
回路２７のＣＲＴディスプレイのタイミングコントロー
ルでＣＲＴ表示データとして図示しないＣＲＴディスプ
レイ装置に送られる。
イセレクト信＠（Ｄ−８ＥＬ）に従い、ＣＲＴ制御デー
タレジスタ２１に貯えられたＣＲＴディスプレイ用のｉ
ｌＪｔｍｌデータを選択した際は、メモリ制御回路２５
より同制御データに従うＣＲＴディスプレイコントロー
ルタイミングにてビデオメモリアドレス、ラスクアドレ
ス等が生成され、これに伴いビデオメモリ３、及びキャ
ラクタジェネレータ４がリードアクセス制御される。そ
してビデオメモリ３より読出されたキャラクタコードが
キャラクタジェネレータ４に与えられ、同じくビデオメ
モリ３より読出されたアトリビュート情報がキャラクタ
ジェネレータ４より読出されたパターンデータとともに
アトリビュート処理回路２６に与えられて、上記パター
ンデータがアトリピュート処理され、ディスプレイ制御
回路２７のＣＲＴディスプレイのタイミングコントロー
ルでＣＲＴ表示データとして図示しないＣＲＴディスプ
レイ装置に送られる。
上述したような構成としたことにより、既存のＣＲＴデ
ィスプレイ用ソフトウェアにより、ＩＱＩＩｌの全く異
なるフラットパネルディスプレイを表示制御できる。又
、フラットパネルディスプレイに固有のビデオメモリを
用意することなく、ビデオメモリをＣＲＴディスプレイ
とフラットパネルディスプレイとで共用できる。又、Ｃ
ＲＴディスプレイの制御とフラットパネルディスプレイ
の制御をそれぞれ共通の回路素子（ここではゲートアレ
イ）で行なうことができる。
ィスプレイ用ソフトウェアにより、ＩＱＩＩｌの全く異
なるフラットパネルディスプレイを表示制御できる。又
、フラットパネルディスプレイに固有のビデオメモリを
用意することなく、ビデオメモリをＣＲＴディスプレイ
とフラットパネルディスプレイとで共用できる。又、Ｃ
ＲＴディスプレイの制御とフラットパネルディスプレイ
の制御をそれぞれ共通の回路素子（ここではゲートアレ
イ）で行なうことができる。
尚、上記した実施例では、説明を分り易くするため、外
部のディスプレイセレクト信号（Ｄ−８ＥＬ）により、
制御データ選択回路２３．２４を切換制御してディスプ
レイ制御データを選択する構成としているが、これに限
らず、例えば上記制御データ選択回路２３．２４を不要
にし、上記ディスプレイセレクト信号により制御データ
変換回路２２を選択的にイネーブルにして制御データレ
ジスタ２１の内容を制御データ変換回路２２により変換
されたフラットパネルディスプレイ用の制御データに書
き換える構成とすることも可能である。
部のディスプレイセレクト信号（Ｄ−８ＥＬ）により、
制御データ選択回路２３．２４を切換制御してディスプ
レイ制御データを選択する構成としているが、これに限
らず、例えば上記制御データ選択回路２３．２４を不要
にし、上記ディスプレイセレクト信号により制御データ
変換回路２２を選択的にイネーブルにして制御データレ
ジスタ２１の内容を制御データ変換回路２２により変換
されたフラットパネルディスプレイ用の制御データに書
き換える構成とすることも可能である。
［発明の効果］
以上詳記したように本発明によれば、ＣＲＴディスプレ
イ及びフラットパネルディスプレイを制御対象とした表
示制御装置に於いて、ＣＲＴディスプレイの制御データ
を接続対象となるフラットパネルディスプレイの制御デ
ータに変換する制御データ変換回路と、上記ＣＲＴディ
スプレイの制御データ又はフラットパネルディスプレイ
の制御データを選択的に受けて同制御データに従い上記
各ディスプレイに共通のビデオメモリをアクセス制御す
るメモリ制御回路と、上記ＣＲＴディスプレイ制御デー
タ又はフラットパネルディスプレイ制御データを選択的
に受けて同制御データに従いＣＲＴディスプレイ又はフ
ラットパネルディスプレイを表示制御する表示制御回路
とを備えて、従来のＣＲＴディスプレイ用ソフトウェア
の互換性を維持しつつ、ビデオメモリ等のハードウェア
を共通化できる構成としたことにより、簡単かつ安価な
構成にて、ＣＲＴディ、スプレィ、及びフラットパネル
ディスプレイをサポートすることができる。
イ及びフラットパネルディスプレイを制御対象とした表
示制御装置に於いて、ＣＲＴディスプレイの制御データ
を接続対象となるフラットパネルディスプレイの制御デ
ータに変換する制御データ変換回路と、上記ＣＲＴディ
スプレイの制御データ又はフラットパネルディスプレイ
の制御データを選択的に受けて同制御データに従い上記
各ディスプレイに共通のビデオメモリをアクセス制御す
るメモリ制御回路と、上記ＣＲＴディスプレイ制御デー
タ又はフラットパネルディスプレイ制御データを選択的
に受けて同制御データに従いＣＲＴディスプレイ又はフ
ラットパネルディスプレイを表示制御する表示制御回路
とを備えて、従来のＣＲＴディスプレイ用ソフトウェア
の互換性を維持しつつ、ビデオメモリ等のハードウェア
を共通化できる構成としたことにより、簡単かつ安価な
構成にて、ＣＲＴディ、スプレィ、及びフラットパネル
ディスプレイをサポートすることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の構成を示すブロック図である。 １・・・ＣＰＵバス、２・・・ゲートアレイ（ＧＡ）、
３・・・ビデオメモリ（Ｖ−ＲＡＭ） 、４・・・キャ
ラクタジェネレータ（ＣＧ＞、２１・・・ＣＲＴ ＩＩ
ｍデータレジスタ（ＣＣＤＲ）、２２・・・制御デー
タ変換回路（ＣＤ−ＣＯＮＶ） 、２３．２４−・・制
御データ選択回路、２５・・・メモリ制御回路（Ｍ−Ｃ
ＴＬ）、２６・・・アトリビュート処理回路（ＡＴＴ）
、２７・・・ディスプレイ制御回路（ＤＩＳ−ＣＴＬ）
。
従来の構成を示すブロック図である。 １・・・ＣＰＵバス、２・・・ゲートアレイ（ＧＡ）、
３・・・ビデオメモリ（Ｖ−ＲＡＭ） 、４・・・キャ
ラクタジェネレータ（ＣＧ＞、２１・・・ＣＲＴ ＩＩ
ｍデータレジスタ（ＣＣＤＲ）、２２・・・制御デー
タ変換回路（ＣＤ−ＣＯＮＶ） 、２３．２４−・・制
御データ選択回路、２５・・・メモリ制御回路（Ｍ−Ｃ
ＴＬ）、２６・・・アトリビュート処理回路（ＡＴＴ）
、２７・・・ディスプレイ制御回路（ＤＩＳ−ＣＴＬ）
。
Claims (1)
- 主制御部から送出されたＣＲＴディスプレイの制御デー
タを他の接続対象となるフラットパネルディスプレイの
制御データに変換する制御データ変換回路と、上記ＣＲ
Ｔディスプレイの制御データ又はフラットパネルディス
プレイの制御データを選択的に受けて同制御データに従
い上記各ディスプレイに共通のビデオメモリをアクセス
制御するメモリ制御回路と、上記ＣＲＴディスプレイ制
御データ又はフラットパネルディスプレイ制御データを
選択的に受けて同制御データに従いＣＲＴディスプレイ
又はフラットパネルディスプレイを表示制御する表示制
御回路とを具備してなることを特徴とする表示制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161505A JPS6221191A (ja) | 1985-07-22 | 1985-07-22 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161505A JPS6221191A (ja) | 1985-07-22 | 1985-07-22 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6221191A true JPS6221191A (ja) | 1987-01-29 |
| JPH031675B2 JPH031675B2 (ja) | 1991-01-11 |
Family
ID=15736336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60161505A Granted JPS6221191A (ja) | 1985-07-22 | 1985-07-22 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6221191A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105292A (ja) * | 1987-06-19 | 1989-04-21 | Toshiba Corp | 表示制御方式 |
| JPH0291A (ja) * | 1987-07-31 | 1990-01-05 | Compaq Computer Corp | ビデオ ディスプレイ デバイスを制御する方法及び装置 |
-
1985
- 1985-07-22 JP JP60161505A patent/JPS6221191A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105292A (ja) * | 1987-06-19 | 1989-04-21 | Toshiba Corp | 表示制御方式 |
| JPH0291A (ja) * | 1987-07-31 | 1990-01-05 | Compaq Computer Corp | ビデオ ディスプレイ デバイスを制御する方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH031675B2 (ja) | 1991-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |