JPH0695272B2 - 画像表示装置 - Google Patents
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- JPH0695272B2 JPH0695272B2 JP5091054A JP9105493A JPH0695272B2 JP H0695272 B2 JPH0695272 B2 JP H0695272B2 JP 5091054 A JP5091054 A JP 5091054A JP 9105493 A JP9105493 A JP 9105493A JP H0695272 B2 JPH0695272 B2 JP H0695272B2
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は複数のブロック分けされ
た表示メモリを有する画像表示装置に係り、特に、複数
ブロックの表示メモリに画像情報を効果的に書込み/読
み出し処理するに好適な画像表示装置に関する。 【0002】 【従来の技術】近年、電子計算機と接続するディスプレ
イ装置や、パーソナルコンピュータなどの表示機能が高
機能化を要求され、1チップ化された電子計算機の中央
演算処理回路(マイクロプロセッサ、以下MPUと略
す)の限られた機能をうまく利用してこれを実現する例
がいくつか提案されている。 【0003】たとえば、カラー化フルグラフィック表示
がその最たる要求機能である。この要求に対して複数の
ブロック分けされた表示メモリを切り換えてアクセスす
るいわゆるバンク切換方式や、バンク切換方式をさらに
改善し入出力レジスタを並用して表示メモリを高速アク
セスする方式などが提案されている、後者の方式につい
ては、特開昭54−38724号公報や特願昭54−1
55609号公報に詳細に記載され、表示メモリ内での
高速データ転送や同一データの連続書き込みに特にすぐ
れた方式とされている。本発明は、このような提案の残
された欠点を更に改善するものである。 【0004】そこで、本発明の説明に先立ち、上記従来
技術である入出力レジスタ方式を、カラー化フルグラフ
ィック表示に適用した改善技術を、図1、図2、図3を
用いて説明し、その欠点を説明する。 【0005】図1は、ディスプレイ装置やパーソナルコ
ンピュータにおけるフルカラー表示回路のブロック図で
あり、1はMPU、2はアドレスバス、3はデータバ
ス、4はMPUの読書動作を示す読書制御信号線(以下
R/W線と略す)である。また、5は表示に必要な回路
のアドレスをデコードするアドレスデコーダ、6は表示
のための各種タイミング信号を発生するCRT(Catho
de Rey Tube)制御回路(以下CRTCと略す)7
はMPUアドレスバス2やR/W線4とCRTCからの
表示アドレス信号線8とを表示タイミング信号線9で供
給される信号によって切り換えるマルチプレクサであ
る。さらに、10,11,12は表示用メモリ、13,
14,15は表示用メモリから読み出された表示情報を
表示部16が入力できる信号に変換する並直列変換回
路、17,18,19は表示用メモリ入出力回路であ
る。さらに、20は表示用メモリ入出力回路17,1
8,19の制御信号を発生する入出力制御回路であり、
22〜34は上記回路間を接続する信号路である。 【0006】また、図2、図3は図1の表示メモリ10
および表示用メモリ入出力回路17のより詳細な回路の
一例である。 【0007】図1において、表示メモリ10,11,1
2はCRTC6から発生する各種タイミング信号によっ
てその記憶内容が表示情報として周期的に読み出され、
読み出された表示情報は並直列変換回路13,14,1
5をそれぞれ経て表示部16で可視情報として表示され
る。また、MPU1は、これら表示メモリ10,11,
12へ表示情報の書き込み又は更新を行なうもので、ア
ドレスバス2を介して指定された番地とデータバス3に
よってデータの入出力を行なう。また、R/W線4は、
このデータの入出力の方向を示す信号が出力される。 【0008】マルチプレクサ7は、表示タイミング信号
線9で供給される信号で切り換えられ、表示メモリ1
0,11,12を駆動するための複合アドレス信号およ
び複合R/W信号を複合アドレスバス28および複合R
/W線29に出力する。 【0009】MPU1から表示メモリ10,11,12
のアクセス時には、アドレスデコーダ5が表示メモリを
アクセス中である事を示す信号をデコードして信号路3
4により入出力制御回路20に供給する。また、データ
バス3、複合R/W線29、および表示タイミング信号
線9も入出力制御回路20に入力される。入出力制御回
路20は、これらの入力信号を利用して、表示メモリ1
0,11,12および表示用メモリ入出力回路17,1
8,19に必要な制御信号を、信号路30および信号路
31,32,33を経て供給する。 【0010】表示メモリ10は、図2に一例を示すよう
にある定められたビット単位のメモリブロックであり、
たとえばMPU1がバイト(8ビット)単位を扱う場合
には、バイト単位のメモリブロックとなる。図2におい
て、50〜57はRAM(Random Access Memor
y)であり、総合で1画面を表示するに足る記憶容量を
持っている。具体的な例としては、日立製4KビットR
AM・HM6147があげられ、この場合には横方向2
56ドット、縦方向128ドットのグラフィック表示が
可能となる。もちろん、16Kビットや64Kビットな
どより大きな素子を使用することも可能であり、ダイナ
ミック動作のRAMであっても、入出力制御回路20か
らの制御信号を追加することによって制御可能となる。
なお、図2における線路22,23,28,30はそれ
ぞれ図1における線路番号と同一であり、他の表示メモ
リ11,12についても図2と同様の構成である。 【0011】表示用メモリ入出力回路17は、図3にそ
の例を示すように、データバス3と表示メモリ10のデ
ータ入出力線22と間に介在する双方向バッファ171
と入出力レジスタ172とからなる。この入出力レジス
タ172は従来技術の大きな特徴であり、入出力制御回
路20によって入出力レジスタ172のデータ入出力制
御を行ない、MPU1から発せられる1命令によって、
そのデータバスの扱える範囲を越えて入出力処理可能に
した。図1は、この入出力レジスタを表示メモリ10,
11,12それぞれに適用し、表1に示すように、入出
力レジスタ172とMPU1間のデータ授受や、MPU
1と表示メモリ10間のデータ授受以外に、入出力レジ
スタ172と表示メモリ10間のデータ授受を可能に
し、たとえば、図1の表示用メモリ入出力回路17がM
PU1と表示メモリ10間のデータ授受を行なうと同じ
時間に、他の同一構成の表示用メモリ入出力回路18,
19が入出力レジスタと表示メモリ間のデータ授受を行
なうように構成し高速な入出力処理を可能にしたもので
ある。 【0012】 【表1】 【0013】 【発明が解決しようとする課題】ところが、入出力レジ
スタ方式を、カラー化フルグラフィック表示に適用した
改善技術においても、同一データの書込みや表示メモリ
内でのデータ転送は高速処理可能になるものの、表示メ
モリの一部への書込みや、読み出しについては、なんら
改善されていないという欠点があった。例えば、MPU
1が表示メモリ10、11、12の数画素のみを書き替
える場合には、表示メモリ10、11、12全部を読み
だし、書き替える数画素に対応するデータを変更して再
び書き込む手順をとらなければならなかった。また、M
PU1が表示メモリ10,11,12の記録内容を読み
込む場合については、仮に表示メモリ10,11,12
が光の三原色(赤緑青でそれぞれRGBと略す)を割り
あてられているとすると、ある色のデータが表示画面上
に存在するか否かを判定する場合など、表示メモリ1
0,11,12全部について記憶されたデータを読み取
り、それぞれを比較する手順をとらなければならない。
そのため、バンク切換方式より改善された図1に示す技
術においても、画面データの読み取りを高速に行なうこ
とはできず、MPU1の処理性を低下させる。 【0014】本発明の目的は、このような、従来技術の
欠点をなくし、画面データの高速書込みと高速読取りを
可能にした、MPUの処理性を低下させない画像表示装
置を提供することにある。 【0015】 【課題を解決するための手段】上記目的を達成するため
に、本発明では、演算処理装置と、上記演算処理装置に
よって書き込まれた情報がカラー画像として表示される
複数系列の表示用メモリとを備えた画像表示装置におい
て、演算情報を記憶する演算情報設定回路と、上記演算
情報設定回路に記憶される演算情報と上記表示用メモリ
の記憶情報との演算を行なう演算回路と、上記表示用メ
モリの1系列のビット幅Nと同じビット数Nを有する情
報設定回路とを、上記表示用メモリの複数系列に対応し
てそれぞれ設け、上記表示用メモリと上記演算処理装置
との情報入出力を行なうメモリ入出力手段と、上記表示
用メモリの1系列のビット幅Nのうち任意のビット位置
を動作可能/動作禁止の制御を行なうビットマスク情報
を上記表示用メモリの複数系列に共通に供給するビット
制御回路と、上記表示用メモリの任意の系列の書込み動
作及び任意の系列の読みだし動作を制御する表示メモリ
系列制御回路とを設け、上記表示用メモリと上記メモリ
入出力手段の動作を制御する入出力制御手段とを備え
る。 【0016】 【作用】上記入出力制御手段は、上記表示用メモリと上
記メモリ入出力手段の動作を制御し、上記演算処理装置
からの上記表示用メモリの画面データの高速書込みと高
速読取りを可能にする。すなわち、上記表示用メモリへ
の情報書込み時には、上記表示メモリ系列制御回路で上
記表示用メモリの動作する任意の系列を決定し、上記ビ
ット制御回路のビットマスク情報にしたがって、指定さ
れたビットのみ上記情報設定回路から上記表示用メモリ
への情報授受を行なう。これにより、表示メモリの数画
素への高速書込みが実現できる。また、上記表示用メモ
リから情報読み出し時には、上記表示メモリ系列制御回
路で決定した上記表示用メモリの任意の系列の情報をそ
のまま上記演算処理装置に供給する第1の読みだし状態
と、上記表示メモリ系列制御回路で上記表示用メモリの
任意の系列を決定し、上記演算情報設定回路に記憶され
た演算情報と上記表示用メモリの記憶情報との演算を上
記演算回路にて行ない、演算結果を上記メモリ入出力手
段のNビットの出力として上記演算処理装置に供給する
第2の読みだし状態とを実現することができる。これに
より、表示メモリの画面データが、演算処理装置の要求
に合わせて効果的に高速読み出しできる。 【0017】 【実施例】以下、本発明を図面を用いて詳細に説明す
る。 【0018】図4は、本発明の一実施例を示したもの
で、図1と同一機能を有する回路ブロックには、図1と
同一記号を付してある。図4において、100は複数系
列の表示メモリに共通したメモリ入出力回路、200は
メモリ入出力回路100および表示メモリ10,11,
12の制御信号を発生する入出力制御回路である。ま
た、35〜38は入出力制御回路200からメモリ入出
力回路100および表示メモリ10,11,12に供給
される信号の線路である。 【0019】また、図5は入出力制御回路200のより
詳細な構成の一例であり、図6、図7はそれぞれメモリ
入出力回路100のより詳細な構成の一例である。 【0020】まず、図4において、入出力制御回路20
0は図1の入出力制御回路20とほぼ同一機能を有して
いるが、表示メモリ10,11,12に対して線路3
5,36,37を用いて独立に制御している点が異なっ
ている。さらには、図1の表示メモリ入出力回路17,
18,19がメモリ入出力回路100のみとなっている
点も異なる。これによって、表示メモリ10,11,1
2のそれぞれの独立動作、および複数の表示メモリデー
タの演算結果をMPU1が入力できる構成となる。以
下、さらに詳細に説明する。 【0021】入出力制御回路200は、図5に一例を示
すように表示タイミング信号線9、アドレスデコーダ5
からの信号路34、データバス3、および複合R/W線
29から表示メモリ10,11,12をそれぞれ制御す
る信号を信号路35,36,37へ、またメモリ出力回
路100を制御する信号を信号路38へ出力する。図5
において、60,61,62は表示メモリ10,11,
12の制御信号を表示タイミング信号線9から供給され
る信号によって合成するアンド・ノア回路、63は表示
メモリ、10,11,12をビット単位で制御可能とす
るビット制御レジスタ、64は表示メモリ10,11,
12をブロック単位で制御可能とするブロック制御レジ
スタ、65はデコーダ回路、66はノット回路である。
図5の線路信号は図4の線路信号とそれぞれ対応してい
る。表示タイミング信号線9で供給される信号(SW信
号と略す)は、ローレベルの時に表示メモリ10,1
1,12の記憶内容を表示のために読み出す期間を示
し、ハイレベルの時にMPU1が表示メモリ10,1
1,12とデータ授受可能な事を示している。したがっ
て、SW信号がローレベルの期間には、表示メモリ10
に供給されるメモリ選択信号(CS信号と略す)がNO
T回路66とアンド・ノア回路60によってローレベル
(アクティブ状態)に設定され、読書制御信号(WE信
号と略す)はハイレベル(読出状態)に設定される。こ
の結果、表示メモリ10,11,12は全て読み出され
る状態となる。いっぽう、SW信号がハイレベル期間に
は、ブロック制御レジスタ64で指定された表示メモリ
がアクティブとなるようにデコーダ回路65よりCS信
号が出力されこのCS信号とビット制御レジスタ63と
の論理積がアンド・ノア回路60,61,62によって
それぞれ行なわれて、表示メモリ10,11,12に制
御信号として供給される。この結果、表示メモリ10,
11,12とメモリ入出力回路100とのデータ授受が
可能となる。 【0022】ビット制御レジスタ63は、複数ビットで
構成された表示メモリの特定ビットとのデータ授受を可
能とするためのレジスタで、ハイレベルに設定された位
置の特定ビットの表示メモリが動作状態となる。通常の
動作においては全ビットがハイレベルに設定される。 【0023】ブロック制御レジスタ64は、表示メモリ
10,11,12のうち特定または全部の表示メモリと
のデータ授受を可能とするためのレジスタで、ハイレベ
ルに設定されたビットに対応する表示メモリブロックが
動作可能となる。 【0024】デコーダ回路65は、入力された信号をも
とに、表示メモリ10,11,12のCS信号、WE信
号のもとになる制御信号、およびメモリ入出力回路10
0の制御信号を発生する。このデコーダ回路65は簡単
にPROM(ProgramableRead Only Memory)や
PLA(Programable Logic Array)で構成でき、
たとえば表2に示すような入出力信号の関係も容易に実
現できる。 【0025】 【表2】 【0026】次に、メモリ入出力回路100について、
図6、図7を用いて詳細に説明する。 【0027】図6は、メモリ入出力回路100の詳細な
構成の一例であり、図3の表示メモリ入出力回路17に
相当する3系統の回路部分と、表示メモリ10,11,
12から読み出されたデータを演算し入力する回路部分
から構成される。同図において、図3や図4と同一機能
を有する回路ブロックには同一記号を付してあり、線路
記号についても対応する線路には同一の記号を付してあ
る。101,102,103は表示メモリ10,11,
12から読み出されたデータと比較のための情報をMP
U1が貯える比較レジスタ、104,105,106は
表示メモリ10,11,12から読み出された情報と、
比較レジスタ101,102,103に貯えられた情報
とを比較するEOR(ExclusiveOR)回路、107は
EOR回路104,105,106の各出力信号の論理
積をとるアンド回路、108はバッファ回路である。ま
た、171,181,191は双方向バッファ回路、1
72,182,192は入出力レジスタである。また、
311〜314,321〜324,331〜334,お
よび341〜344はそれぞれの回路を制御する信号線
路を示している。 【0028】図6において、双方向バッファ回路17
1,181,191と入出力レジスタ172,182,
192はそれぞれ対を成し、図3で示した従来例の表示
メモリ入出力回路と同一機能を持つ。 【0029】また、EOR回路104はデータ入出力線
22に読み出された表示メモリ10の記録情報と比較レ
ジスタ101に貯えられた情報とを、ビット単位に排他
的論理和演算をとる。さらに、EOR回路105,10
6も同様に構成される。3つのEOR回路104,10
5,106の出力は、3入力のアンド回路107に入力
され、ここでもビット単位の論理積演算が行なわれる。
3つのEOR回路104,105,106とアンド回路
107とでビット単位に比較演算が行なわれたこととな
り、その出力はバッファ回路108を経てMPU1のデ
ータバス3に供給される。従って、MPU1は、1回の
読み出し動作で3つの表示メモリ10,11,12の記
録情報と比較レジスタ101,102,103との比較
演算結果を入力することができ、読み出し動作の高速化
が実現できる。 【0030】たとえば、図1に示す従来例では、表示メ
モリ10,11,12がRGBをそれぞれ割りあてられ
ていて、赤色の画像情報が表示画面上に存在するか否か
を判定する場合、次のような処理手順を必要とした。す
なわち、まず表示メモリ10のある番地の内容を直接双
方向バッファ回路171または間接的に入出力レジスタ
172から読みとり、R情報があるかどうか調べる。R
情報がない場合には次の番地を調べる。R情報があった
場合には、その番地のG情報を同様に直接または間接に
読みとり、G情報がないことを調べる。G情報があった
場合には、赤色以外なので、次の番地を調べる。G情報
がない場合には、その番地のB情報について同様に読み
とり、B情報がない事を調べる。以下これを、赤色(R
=1,G=0,B=0)情報が現れるまで、次々に番地
を進めながら調べるのである。これに対し、本発明の一
実施例である図4の構成においては、R情報に相当する
比較レジスタ101に全ビット“0”を、G,B情報に
相当する比較レジスタ102,103に全ビット“1”
を記録し、ある番地の内容を読むだけで赤色が判定でき
る。従って、次々と番地を進めながらデータバス3に
“1”の情報が現われるのを調べるだけでよく、従来例
に比べて、表示メモリの読み出し手順および判定手段が
約3倍以上大幅に短縮される。 【0031】図6の構成とした時に、入出力制御回路2
00から供給される制御信号の一例を、図5のブロック
制御レジスタ64の出力に対応させて、表3,表4に示
す。 【0032】 【表3】 【0033】 【表4】 【0034】表3,表4は、MPU1が表示メモリに対
して書込、または読込動作を行なう状態における制御信
号をそれぞれ示したものである。この時ブロック制御レ
ジスタ64の全ビットがローレベルの時には、MPU1
は入出力レジスタ172,182,192とデータ授受
を行ない、任意の1ビットのみがハイレベルの時には、
対応した表示メモリとのデータ授受を行なうよう設定し
ている。また、任意の2ビットがハイレベルで他の1ビ
ットがローレベルの時には、ローレベルに対応した表示
メモリとMPU1が直接データ授受を行ない、他の表示
メモリは入出力レジスタとのデータ授受を行なうよう設
定している。さらには、全ビットがハイレベルの時に
は、全表示メモリブロックが入出力レジスタとデータ授
受を行なうように設定され、特に読み込み状態において
は表示メモリブロックからのデータに演算が行なわれた
形で入力される。 【0035】以上、入出力制御回路200から供給され
る制御信号の一例を示したが、何もこの例に限った訳で
はなく、表示メモリの2ブロックからのデータのみを演
算して読み込みなど、図6の構成で様々な組み合わせが
実現できる。 【0036】また、表示メモリに書き込まれた画像デー
タを、表示メモリの他の位置へ複写する場合には入出力
レジスタ172,182,192が効果的に動作し、さ
らに複写位置を制限するような場合であってもビット制
御レジスタ63を用いて処理性を低下させず実施できる
利点がある。 【0037】次に、メモリ入出力回路100について、
図7に他の構成例を示す。図7は、図6の構成の一部を
改良し、より回路を簡素化すると同時に高機能化を図っ
たものである。同図において、図3、図4および図6と
同一機能を有する回路ブロックには同一記号を付してあ
り、線路記号についても対応する線路には同一の記号を
付してある。109は演算回路、110は読込動作をビ
ット単位で制御できるようにするビット読込レジスタ、
111,112,113はバッファ回路である。図7に
おいての大きな特徴は、MPU1が表示メモリ10,1
1,12の記憶情報を読み込む時には、かならず演算回
路109を経由するように構成した点にある。また、読
込動作をビット単位で設定できるビット読込レジスタ1
10を追加した点、さらには、比較レジスタ101,1
02,103とバッファ回路111,112,113と
が図6入出力レジスタ172,182,192の機能を
兼用した点が大きな特徴である。以下、図7についてさ
らに説明する。 【0038】演算回路109は、図6のEOR回路10
4,105,106およびびアンド回路107をひとま
とめにした回路で、たとえばTTLIC7485で代表
されるマグニチュード・コンパレータが適用できる。図
4に示すような3ブロックから成る表示メモリの場合に
は、4ビットの比較入力のうちの3ビット分を、表示メ
モリ10,11,12の記憶情報と比較レジスタ10
1,102,103に貯えられた情報との比較に用いる
ことができる。さらに、残り1ビット分の入力と一致入
力(A=B,IN)とを結合して、ビット読込レジスタ
110の出力を供給することにより、ビット単位に一致
出力(A=B,OUT)を得ることができる。ビット単
位に演算回路109の出力結果を得られることにより、
従来例に比べて判定手順がさらに短縮できる。また、図
7では図示していないが、一致入力のみならず比較入力
(A>B,B>A,IN)を用いることによって、比較
出力も得ることができ、たとえば比較レジスタ101,
102,103を全ビットローレベルとすると、比較出
力(B>A,OUT)には表示メモリ10,11,12
のいずれかに表示情報が書かれている事を示す信号を取
り出すように構成することも可能である。 【0039】次に、図7のメモリ入出力回路100に供
給される制御信号の一例を図6の場合と同様に表5、表
6に示す。 【0040】 【表5】 【0041】 【表6】 【0042】表5、表6は、MPU1が表示メモリに対
して書込、または読込動作を行なう状態における制御信
号を示したものである。書込動作においては、図6の制
御信号を示した表3と同一機能の例を示したが、読込動
作においては表4より高機能化し、表示メモリ10,1
1,12の各ブロックについて、1系列、2系列、3系
列のそれぞれの演算結果を入力できるような制御信号の
例を示している。たとえば、表示メモリ10について1
系列のみの読込動作を行なう場合について考えてみる
と、表示メモリ10からデータ入力線22を経由して読
み出す記憶情報を演算回路109に入力する。対応する
比較レジスタ回路101の記憶情報も演算回路109に
入力する。また、演算回路109の他の入力には、比較
レジスタ102,103の情報がそのまま、または、バ
ッファ回路112,113を経由して入力する。この結
果、演算回路109の出力には、比較レジスタ101の
全ビットがハイレベルの時にはデータ入出力線22の信
号がそのままで、また全ビットがローレベルの時にはデ
ータ入力線22の反転信号を得ることができる。さらに
は、ビット読込レジスタ110に設定した情報との論理
積が最終的な出力信号として得られる。このように、M
PU1が表示メモリ10,11,12の記憶情報の比
較、反転などの演算動作を1回の読込動作で入力できる
ため、従来例に比べて処理手順を大幅短縮できる。また
図7では、比較レジスタ101,102,103が図6
における入出力レジスタ172,182,192を兼用
するため、回路が簡単化できるという特長もある。 【0043】なお、図7では、説明の簡単化のために、
図6の双方向バッファ回路171,172,173を単
方向のバッファ回路としたが、これを双方向バッファと
して表4に示した動作と全く同一の読込動作を行なわせ
ることができる事は自明である。 【0044】以上の説明は、CRTを用いた表示装置に
ついて述べたものであるが、同様の構成がプラズマ、液
晶などの他のディスプレイ装置に対しても適用可能なこ
とは言うまでもない。 【0045】 【発明の効果】本発明によれば、表示メモリに情報設定
回路の情報を部分的に高速書込みでき、かつ、MPUか
ら任意の系列の表示メモリの記憶情報をそのまま読み込
んだり、複数の系列の記憶情報を演算処理を行なった結
果として入力できるため、従来技術に対してMPUの処
理性を向上した画像表示装置を提供できる。
た表示メモリを有する画像表示装置に係り、特に、複数
ブロックの表示メモリに画像情報を効果的に書込み/読
み出し処理するに好適な画像表示装置に関する。 【0002】 【従来の技術】近年、電子計算機と接続するディスプレ
イ装置や、パーソナルコンピュータなどの表示機能が高
機能化を要求され、1チップ化された電子計算機の中央
演算処理回路(マイクロプロセッサ、以下MPUと略
す)の限られた機能をうまく利用してこれを実現する例
がいくつか提案されている。 【0003】たとえば、カラー化フルグラフィック表示
がその最たる要求機能である。この要求に対して複数の
ブロック分けされた表示メモリを切り換えてアクセスす
るいわゆるバンク切換方式や、バンク切換方式をさらに
改善し入出力レジスタを並用して表示メモリを高速アク
セスする方式などが提案されている、後者の方式につい
ては、特開昭54−38724号公報や特願昭54−1
55609号公報に詳細に記載され、表示メモリ内での
高速データ転送や同一データの連続書き込みに特にすぐ
れた方式とされている。本発明は、このような提案の残
された欠点を更に改善するものである。 【0004】そこで、本発明の説明に先立ち、上記従来
技術である入出力レジスタ方式を、カラー化フルグラフ
ィック表示に適用した改善技術を、図1、図2、図3を
用いて説明し、その欠点を説明する。 【0005】図1は、ディスプレイ装置やパーソナルコ
ンピュータにおけるフルカラー表示回路のブロック図で
あり、1はMPU、2はアドレスバス、3はデータバ
ス、4はMPUの読書動作を示す読書制御信号線(以下
R/W線と略す)である。また、5は表示に必要な回路
のアドレスをデコードするアドレスデコーダ、6は表示
のための各種タイミング信号を発生するCRT(Catho
de Rey Tube)制御回路(以下CRTCと略す)7
はMPUアドレスバス2やR/W線4とCRTCからの
表示アドレス信号線8とを表示タイミング信号線9で供
給される信号によって切り換えるマルチプレクサであ
る。さらに、10,11,12は表示用メモリ、13,
14,15は表示用メモリから読み出された表示情報を
表示部16が入力できる信号に変換する並直列変換回
路、17,18,19は表示用メモリ入出力回路であ
る。さらに、20は表示用メモリ入出力回路17,1
8,19の制御信号を発生する入出力制御回路であり、
22〜34は上記回路間を接続する信号路である。 【0006】また、図2、図3は図1の表示メモリ10
および表示用メモリ入出力回路17のより詳細な回路の
一例である。 【0007】図1において、表示メモリ10,11,1
2はCRTC6から発生する各種タイミング信号によっ
てその記憶内容が表示情報として周期的に読み出され、
読み出された表示情報は並直列変換回路13,14,1
5をそれぞれ経て表示部16で可視情報として表示され
る。また、MPU1は、これら表示メモリ10,11,
12へ表示情報の書き込み又は更新を行なうもので、ア
ドレスバス2を介して指定された番地とデータバス3に
よってデータの入出力を行なう。また、R/W線4は、
このデータの入出力の方向を示す信号が出力される。 【0008】マルチプレクサ7は、表示タイミング信号
線9で供給される信号で切り換えられ、表示メモリ1
0,11,12を駆動するための複合アドレス信号およ
び複合R/W信号を複合アドレスバス28および複合R
/W線29に出力する。 【0009】MPU1から表示メモリ10,11,12
のアクセス時には、アドレスデコーダ5が表示メモリを
アクセス中である事を示す信号をデコードして信号路3
4により入出力制御回路20に供給する。また、データ
バス3、複合R/W線29、および表示タイミング信号
線9も入出力制御回路20に入力される。入出力制御回
路20は、これらの入力信号を利用して、表示メモリ1
0,11,12および表示用メモリ入出力回路17,1
8,19に必要な制御信号を、信号路30および信号路
31,32,33を経て供給する。 【0010】表示メモリ10は、図2に一例を示すよう
にある定められたビット単位のメモリブロックであり、
たとえばMPU1がバイト(8ビット)単位を扱う場合
には、バイト単位のメモリブロックとなる。図2におい
て、50〜57はRAM(Random Access Memor
y)であり、総合で1画面を表示するに足る記憶容量を
持っている。具体的な例としては、日立製4KビットR
AM・HM6147があげられ、この場合には横方向2
56ドット、縦方向128ドットのグラフィック表示が
可能となる。もちろん、16Kビットや64Kビットな
どより大きな素子を使用することも可能であり、ダイナ
ミック動作のRAMであっても、入出力制御回路20か
らの制御信号を追加することによって制御可能となる。
なお、図2における線路22,23,28,30はそれ
ぞれ図1における線路番号と同一であり、他の表示メモ
リ11,12についても図2と同様の構成である。 【0011】表示用メモリ入出力回路17は、図3にそ
の例を示すように、データバス3と表示メモリ10のデ
ータ入出力線22と間に介在する双方向バッファ171
と入出力レジスタ172とからなる。この入出力レジス
タ172は従来技術の大きな特徴であり、入出力制御回
路20によって入出力レジスタ172のデータ入出力制
御を行ない、MPU1から発せられる1命令によって、
そのデータバスの扱える範囲を越えて入出力処理可能に
した。図1は、この入出力レジスタを表示メモリ10,
11,12それぞれに適用し、表1に示すように、入出
力レジスタ172とMPU1間のデータ授受や、MPU
1と表示メモリ10間のデータ授受以外に、入出力レジ
スタ172と表示メモリ10間のデータ授受を可能に
し、たとえば、図1の表示用メモリ入出力回路17がM
PU1と表示メモリ10間のデータ授受を行なうと同じ
時間に、他の同一構成の表示用メモリ入出力回路18,
19が入出力レジスタと表示メモリ間のデータ授受を行
なうように構成し高速な入出力処理を可能にしたもので
ある。 【0012】 【表1】 【0013】 【発明が解決しようとする課題】ところが、入出力レジ
スタ方式を、カラー化フルグラフィック表示に適用した
改善技術においても、同一データの書込みや表示メモリ
内でのデータ転送は高速処理可能になるものの、表示メ
モリの一部への書込みや、読み出しについては、なんら
改善されていないという欠点があった。例えば、MPU
1が表示メモリ10、11、12の数画素のみを書き替
える場合には、表示メモリ10、11、12全部を読み
だし、書き替える数画素に対応するデータを変更して再
び書き込む手順をとらなければならなかった。また、M
PU1が表示メモリ10,11,12の記録内容を読み
込む場合については、仮に表示メモリ10,11,12
が光の三原色(赤緑青でそれぞれRGBと略す)を割り
あてられているとすると、ある色のデータが表示画面上
に存在するか否かを判定する場合など、表示メモリ1
0,11,12全部について記憶されたデータを読み取
り、それぞれを比較する手順をとらなければならない。
そのため、バンク切換方式より改善された図1に示す技
術においても、画面データの読み取りを高速に行なうこ
とはできず、MPU1の処理性を低下させる。 【0014】本発明の目的は、このような、従来技術の
欠点をなくし、画面データの高速書込みと高速読取りを
可能にした、MPUの処理性を低下させない画像表示装
置を提供することにある。 【0015】 【課題を解決するための手段】上記目的を達成するため
に、本発明では、演算処理装置と、上記演算処理装置に
よって書き込まれた情報がカラー画像として表示される
複数系列の表示用メモリとを備えた画像表示装置におい
て、演算情報を記憶する演算情報設定回路と、上記演算
情報設定回路に記憶される演算情報と上記表示用メモリ
の記憶情報との演算を行なう演算回路と、上記表示用メ
モリの1系列のビット幅Nと同じビット数Nを有する情
報設定回路とを、上記表示用メモリの複数系列に対応し
てそれぞれ設け、上記表示用メモリと上記演算処理装置
との情報入出力を行なうメモリ入出力手段と、上記表示
用メモリの1系列のビット幅Nのうち任意のビット位置
を動作可能/動作禁止の制御を行なうビットマスク情報
を上記表示用メモリの複数系列に共通に供給するビット
制御回路と、上記表示用メモリの任意の系列の書込み動
作及び任意の系列の読みだし動作を制御する表示メモリ
系列制御回路とを設け、上記表示用メモリと上記メモリ
入出力手段の動作を制御する入出力制御手段とを備え
る。 【0016】 【作用】上記入出力制御手段は、上記表示用メモリと上
記メモリ入出力手段の動作を制御し、上記演算処理装置
からの上記表示用メモリの画面データの高速書込みと高
速読取りを可能にする。すなわち、上記表示用メモリへ
の情報書込み時には、上記表示メモリ系列制御回路で上
記表示用メモリの動作する任意の系列を決定し、上記ビ
ット制御回路のビットマスク情報にしたがって、指定さ
れたビットのみ上記情報設定回路から上記表示用メモリ
への情報授受を行なう。これにより、表示メモリの数画
素への高速書込みが実現できる。また、上記表示用メモ
リから情報読み出し時には、上記表示メモリ系列制御回
路で決定した上記表示用メモリの任意の系列の情報をそ
のまま上記演算処理装置に供給する第1の読みだし状態
と、上記表示メモリ系列制御回路で上記表示用メモリの
任意の系列を決定し、上記演算情報設定回路に記憶され
た演算情報と上記表示用メモリの記憶情報との演算を上
記演算回路にて行ない、演算結果を上記メモリ入出力手
段のNビットの出力として上記演算処理装置に供給する
第2の読みだし状態とを実現することができる。これに
より、表示メモリの画面データが、演算処理装置の要求
に合わせて効果的に高速読み出しできる。 【0017】 【実施例】以下、本発明を図面を用いて詳細に説明す
る。 【0018】図4は、本発明の一実施例を示したもの
で、図1と同一機能を有する回路ブロックには、図1と
同一記号を付してある。図4において、100は複数系
列の表示メモリに共通したメモリ入出力回路、200は
メモリ入出力回路100および表示メモリ10,11,
12の制御信号を発生する入出力制御回路である。ま
た、35〜38は入出力制御回路200からメモリ入出
力回路100および表示メモリ10,11,12に供給
される信号の線路である。 【0019】また、図5は入出力制御回路200のより
詳細な構成の一例であり、図6、図7はそれぞれメモリ
入出力回路100のより詳細な構成の一例である。 【0020】まず、図4において、入出力制御回路20
0は図1の入出力制御回路20とほぼ同一機能を有して
いるが、表示メモリ10,11,12に対して線路3
5,36,37を用いて独立に制御している点が異なっ
ている。さらには、図1の表示メモリ入出力回路17,
18,19がメモリ入出力回路100のみとなっている
点も異なる。これによって、表示メモリ10,11,1
2のそれぞれの独立動作、および複数の表示メモリデー
タの演算結果をMPU1が入力できる構成となる。以
下、さらに詳細に説明する。 【0021】入出力制御回路200は、図5に一例を示
すように表示タイミング信号線9、アドレスデコーダ5
からの信号路34、データバス3、および複合R/W線
29から表示メモリ10,11,12をそれぞれ制御す
る信号を信号路35,36,37へ、またメモリ出力回
路100を制御する信号を信号路38へ出力する。図5
において、60,61,62は表示メモリ10,11,
12の制御信号を表示タイミング信号線9から供給され
る信号によって合成するアンド・ノア回路、63は表示
メモリ、10,11,12をビット単位で制御可能とす
るビット制御レジスタ、64は表示メモリ10,11,
12をブロック単位で制御可能とするブロック制御レジ
スタ、65はデコーダ回路、66はノット回路である。
図5の線路信号は図4の線路信号とそれぞれ対応してい
る。表示タイミング信号線9で供給される信号(SW信
号と略す)は、ローレベルの時に表示メモリ10,1
1,12の記憶内容を表示のために読み出す期間を示
し、ハイレベルの時にMPU1が表示メモリ10,1
1,12とデータ授受可能な事を示している。したがっ
て、SW信号がローレベルの期間には、表示メモリ10
に供給されるメモリ選択信号(CS信号と略す)がNO
T回路66とアンド・ノア回路60によってローレベル
(アクティブ状態)に設定され、読書制御信号(WE信
号と略す)はハイレベル(読出状態)に設定される。こ
の結果、表示メモリ10,11,12は全て読み出され
る状態となる。いっぽう、SW信号がハイレベル期間に
は、ブロック制御レジスタ64で指定された表示メモリ
がアクティブとなるようにデコーダ回路65よりCS信
号が出力されこのCS信号とビット制御レジスタ63と
の論理積がアンド・ノア回路60,61,62によって
それぞれ行なわれて、表示メモリ10,11,12に制
御信号として供給される。この結果、表示メモリ10,
11,12とメモリ入出力回路100とのデータ授受が
可能となる。 【0022】ビット制御レジスタ63は、複数ビットで
構成された表示メモリの特定ビットとのデータ授受を可
能とするためのレジスタで、ハイレベルに設定された位
置の特定ビットの表示メモリが動作状態となる。通常の
動作においては全ビットがハイレベルに設定される。 【0023】ブロック制御レジスタ64は、表示メモリ
10,11,12のうち特定または全部の表示メモリと
のデータ授受を可能とするためのレジスタで、ハイレベ
ルに設定されたビットに対応する表示メモリブロックが
動作可能となる。 【0024】デコーダ回路65は、入力された信号をも
とに、表示メモリ10,11,12のCS信号、WE信
号のもとになる制御信号、およびメモリ入出力回路10
0の制御信号を発生する。このデコーダ回路65は簡単
にPROM(ProgramableRead Only Memory)や
PLA(Programable Logic Array)で構成でき、
たとえば表2に示すような入出力信号の関係も容易に実
現できる。 【0025】 【表2】 【0026】次に、メモリ入出力回路100について、
図6、図7を用いて詳細に説明する。 【0027】図6は、メモリ入出力回路100の詳細な
構成の一例であり、図3の表示メモリ入出力回路17に
相当する3系統の回路部分と、表示メモリ10,11,
12から読み出されたデータを演算し入力する回路部分
から構成される。同図において、図3や図4と同一機能
を有する回路ブロックには同一記号を付してあり、線路
記号についても対応する線路には同一の記号を付してあ
る。101,102,103は表示メモリ10,11,
12から読み出されたデータと比較のための情報をMP
U1が貯える比較レジスタ、104,105,106は
表示メモリ10,11,12から読み出された情報と、
比較レジスタ101,102,103に貯えられた情報
とを比較するEOR(ExclusiveOR)回路、107は
EOR回路104,105,106の各出力信号の論理
積をとるアンド回路、108はバッファ回路である。ま
た、171,181,191は双方向バッファ回路、1
72,182,192は入出力レジスタである。また、
311〜314,321〜324,331〜334,お
よび341〜344はそれぞれの回路を制御する信号線
路を示している。 【0028】図6において、双方向バッファ回路17
1,181,191と入出力レジスタ172,182,
192はそれぞれ対を成し、図3で示した従来例の表示
メモリ入出力回路と同一機能を持つ。 【0029】また、EOR回路104はデータ入出力線
22に読み出された表示メモリ10の記録情報と比較レ
ジスタ101に貯えられた情報とを、ビット単位に排他
的論理和演算をとる。さらに、EOR回路105,10
6も同様に構成される。3つのEOR回路104,10
5,106の出力は、3入力のアンド回路107に入力
され、ここでもビット単位の論理積演算が行なわれる。
3つのEOR回路104,105,106とアンド回路
107とでビット単位に比較演算が行なわれたこととな
り、その出力はバッファ回路108を経てMPU1のデ
ータバス3に供給される。従って、MPU1は、1回の
読み出し動作で3つの表示メモリ10,11,12の記
録情報と比較レジスタ101,102,103との比較
演算結果を入力することができ、読み出し動作の高速化
が実現できる。 【0030】たとえば、図1に示す従来例では、表示メ
モリ10,11,12がRGBをそれぞれ割りあてられ
ていて、赤色の画像情報が表示画面上に存在するか否か
を判定する場合、次のような処理手順を必要とした。す
なわち、まず表示メモリ10のある番地の内容を直接双
方向バッファ回路171または間接的に入出力レジスタ
172から読みとり、R情報があるかどうか調べる。R
情報がない場合には次の番地を調べる。R情報があった
場合には、その番地のG情報を同様に直接または間接に
読みとり、G情報がないことを調べる。G情報があった
場合には、赤色以外なので、次の番地を調べる。G情報
がない場合には、その番地のB情報について同様に読み
とり、B情報がない事を調べる。以下これを、赤色(R
=1,G=0,B=0)情報が現れるまで、次々に番地
を進めながら調べるのである。これに対し、本発明の一
実施例である図4の構成においては、R情報に相当する
比較レジスタ101に全ビット“0”を、G,B情報に
相当する比較レジスタ102,103に全ビット“1”
を記録し、ある番地の内容を読むだけで赤色が判定でき
る。従って、次々と番地を進めながらデータバス3に
“1”の情報が現われるのを調べるだけでよく、従来例
に比べて、表示メモリの読み出し手順および判定手段が
約3倍以上大幅に短縮される。 【0031】図6の構成とした時に、入出力制御回路2
00から供給される制御信号の一例を、図5のブロック
制御レジスタ64の出力に対応させて、表3,表4に示
す。 【0032】 【表3】 【0033】 【表4】 【0034】表3,表4は、MPU1が表示メモリに対
して書込、または読込動作を行なう状態における制御信
号をそれぞれ示したものである。この時ブロック制御レ
ジスタ64の全ビットがローレベルの時には、MPU1
は入出力レジスタ172,182,192とデータ授受
を行ない、任意の1ビットのみがハイレベルの時には、
対応した表示メモリとのデータ授受を行なうよう設定し
ている。また、任意の2ビットがハイレベルで他の1ビ
ットがローレベルの時には、ローレベルに対応した表示
メモリとMPU1が直接データ授受を行ない、他の表示
メモリは入出力レジスタとのデータ授受を行なうよう設
定している。さらには、全ビットがハイレベルの時に
は、全表示メモリブロックが入出力レジスタとデータ授
受を行なうように設定され、特に読み込み状態において
は表示メモリブロックからのデータに演算が行なわれた
形で入力される。 【0035】以上、入出力制御回路200から供給され
る制御信号の一例を示したが、何もこの例に限った訳で
はなく、表示メモリの2ブロックからのデータのみを演
算して読み込みなど、図6の構成で様々な組み合わせが
実現できる。 【0036】また、表示メモリに書き込まれた画像デー
タを、表示メモリの他の位置へ複写する場合には入出力
レジスタ172,182,192が効果的に動作し、さ
らに複写位置を制限するような場合であってもビット制
御レジスタ63を用いて処理性を低下させず実施できる
利点がある。 【0037】次に、メモリ入出力回路100について、
図7に他の構成例を示す。図7は、図6の構成の一部を
改良し、より回路を簡素化すると同時に高機能化を図っ
たものである。同図において、図3、図4および図6と
同一機能を有する回路ブロックには同一記号を付してあ
り、線路記号についても対応する線路には同一の記号を
付してある。109は演算回路、110は読込動作をビ
ット単位で制御できるようにするビット読込レジスタ、
111,112,113はバッファ回路である。図7に
おいての大きな特徴は、MPU1が表示メモリ10,1
1,12の記憶情報を読み込む時には、かならず演算回
路109を経由するように構成した点にある。また、読
込動作をビット単位で設定できるビット読込レジスタ1
10を追加した点、さらには、比較レジスタ101,1
02,103とバッファ回路111,112,113と
が図6入出力レジスタ172,182,192の機能を
兼用した点が大きな特徴である。以下、図7についてさ
らに説明する。 【0038】演算回路109は、図6のEOR回路10
4,105,106およびびアンド回路107をひとま
とめにした回路で、たとえばTTLIC7485で代表
されるマグニチュード・コンパレータが適用できる。図
4に示すような3ブロックから成る表示メモリの場合に
は、4ビットの比較入力のうちの3ビット分を、表示メ
モリ10,11,12の記憶情報と比較レジスタ10
1,102,103に貯えられた情報との比較に用いる
ことができる。さらに、残り1ビット分の入力と一致入
力(A=B,IN)とを結合して、ビット読込レジスタ
110の出力を供給することにより、ビット単位に一致
出力(A=B,OUT)を得ることができる。ビット単
位に演算回路109の出力結果を得られることにより、
従来例に比べて判定手順がさらに短縮できる。また、図
7では図示していないが、一致入力のみならず比較入力
(A>B,B>A,IN)を用いることによって、比較
出力も得ることができ、たとえば比較レジスタ101,
102,103を全ビットローレベルとすると、比較出
力(B>A,OUT)には表示メモリ10,11,12
のいずれかに表示情報が書かれている事を示す信号を取
り出すように構成することも可能である。 【0039】次に、図7のメモリ入出力回路100に供
給される制御信号の一例を図6の場合と同様に表5、表
6に示す。 【0040】 【表5】 【0041】 【表6】 【0042】表5、表6は、MPU1が表示メモリに対
して書込、または読込動作を行なう状態における制御信
号を示したものである。書込動作においては、図6の制
御信号を示した表3と同一機能の例を示したが、読込動
作においては表4より高機能化し、表示メモリ10,1
1,12の各ブロックについて、1系列、2系列、3系
列のそれぞれの演算結果を入力できるような制御信号の
例を示している。たとえば、表示メモリ10について1
系列のみの読込動作を行なう場合について考えてみる
と、表示メモリ10からデータ入力線22を経由して読
み出す記憶情報を演算回路109に入力する。対応する
比較レジスタ回路101の記憶情報も演算回路109に
入力する。また、演算回路109の他の入力には、比較
レジスタ102,103の情報がそのまま、または、バ
ッファ回路112,113を経由して入力する。この結
果、演算回路109の出力には、比較レジスタ101の
全ビットがハイレベルの時にはデータ入出力線22の信
号がそのままで、また全ビットがローレベルの時にはデ
ータ入力線22の反転信号を得ることができる。さらに
は、ビット読込レジスタ110に設定した情報との論理
積が最終的な出力信号として得られる。このように、M
PU1が表示メモリ10,11,12の記憶情報の比
較、反転などの演算動作を1回の読込動作で入力できる
ため、従来例に比べて処理手順を大幅短縮できる。また
図7では、比較レジスタ101,102,103が図6
における入出力レジスタ172,182,192を兼用
するため、回路が簡単化できるという特長もある。 【0043】なお、図7では、説明の簡単化のために、
図6の双方向バッファ回路171,172,173を単
方向のバッファ回路としたが、これを双方向バッファと
して表4に示した動作と全く同一の読込動作を行なわせ
ることができる事は自明である。 【0044】以上の説明は、CRTを用いた表示装置に
ついて述べたものであるが、同様の構成がプラズマ、液
晶などの他のディスプレイ装置に対しても適用可能なこ
とは言うまでもない。 【0045】 【発明の効果】本発明によれば、表示メモリに情報設定
回路の情報を部分的に高速書込みでき、かつ、MPUか
ら任意の系列の表示メモリの記憶情報をそのまま読み込
んだり、複数の系列の記憶情報を演算処理を行なった結
果として入力できるため、従来技術に対してMPUの処
理性を向上した画像表示装置を提供できる。
【図面の簡単な説明】
【図1】従来技術を、カラー化フルグラフィック表示に
適用した改善例を示すブロック図である。 【図2】表示メモリブロックのより詳細な構成の一例を
示すブロック図である。 【図3】表示用メモリ入出力回路のより詳細な構成の一
例を示すブロック図である。 【図4】本発明の一実施例を示すブロック図である。 【図5】本発明の入出力制御回路のより詳細な構成の一
例を示すブロック図である。 【図6】本発明のメモリ入出力回路のより詳細な構成の
一例を示すブロック図である。 【図7】本発明のメモリ入出力回路のより詳細な構成の
他の一例を示すブロック図である。 【符号の説明】 1…MPU、 10,11,12…表示メモリ、 16…表示部、 63…ビット制御レジスタ、 64…ブロック制御レジスタ、 65…デコーダ回路、 100…メモリ入出力回路、 101,102,103…比較レジスタ、 109…演算回路、 172,182,192…入出力レジスタ、 200…入出力制御回路。
適用した改善例を示すブロック図である。 【図2】表示メモリブロックのより詳細な構成の一例を
示すブロック図である。 【図3】表示用メモリ入出力回路のより詳細な構成の一
例を示すブロック図である。 【図4】本発明の一実施例を示すブロック図である。 【図5】本発明の入出力制御回路のより詳細な構成の一
例を示すブロック図である。 【図6】本発明のメモリ入出力回路のより詳細な構成の
一例を示すブロック図である。 【図7】本発明のメモリ入出力回路のより詳細な構成の
他の一例を示すブロック図である。 【符号の説明】 1…MPU、 10,11,12…表示メモリ、 16…表示部、 63…ビット制御レジスタ、 64…ブロック制御レジスタ、 65…デコーダ回路、 100…メモリ入出力回路、 101,102,103…比較レジスタ、 109…演算回路、 172,182,192…入出力レジスタ、 200…入出力制御回路。
Claims (1)
- 【特許請求の範囲】 1.演算処理装置と、上記演算処理装置によって書き込
まれた情報がカラー画像として表示される複数系列の表
示用メモリとを備えた画像表示装置において、 演算情報を記憶する演算情報設定回路と、上記演算情報
設定回路に記憶される演算情報と上記表示用メモリの記
憶情報との演算を行なう演算回路と、上記表示用メモリ
の1系列のビット幅Nと同じビット数Nを有する情報設
定回路とを、上記表示用メモリの複数系列に対応してそ
れぞれ設け、上記表示用メモリと上記演算処理装置との
情報入出力を行なうメモリ入出力手段と、 上記表示用メモリの1系列のビット幅Nのうち任意のビ
ット位置を動作可能/動作禁止の制御を行なうビットマ
スク情報を上記表示用メモリの複数系列に共通に供給す
るビット制御回路と、上記表示用メモリの任意の系列の
書込み動作及び任意の系列の読みだし動作を制御する表
示メモリ系列制御回路とを設け、上記表示用メモリと上
記メモリ入出力手段の動作を制御する入出力制御手段と
を具備し、 上記入出力制御手段によって、 上記表示用メモリへの情報書込み時には、上記表示メモ
リ系列制御回路で上記表示用メモリの動作する任意の系
列を決定 し、上記ビット制御回路のビットマスク情報にしたがっ
て、上記情報設定回路から上記表示用メモリへの情報授
受を行ない、 上記表示用メモリから情報読み出し時には、 上記表示メモリ系列制御回路で決定された上記表示用メ
モリの任意の系列の情報をそのまま上記演算処理装置に
供給する第1の読みだし状態と、 上記表示メモリ系列制御回路で上記表示用メモリの任意
の系列を決定し、上記演算情報設定回路に記憶された演
算情報と上記表示用メモリの記憶情報との演算を上記演
算回路にて行ない、演算結果を上記メモリ入出力手段の
Nビットの出力として上記演算処理装置に供給する第2
の読みだし状態とを実現することを特徴とする画像表示
装置。 2.特許請求の範囲第1項において、上記演算情報設定
回路と上記情報設定回路とは同一のレジスタ回路で、上
記表示用メモリのそれぞれの系列に設けられたビット数
Nのレジスタ回路で有ることを特徴とする画像表示装
置。 3.特許請求の範囲第1項において、上記入出力制御手
段は、第1の読みだし状態に上記表示用メモリから上記
情報設定回路へも情報授受を行なうよう制御することを
特徴とする画像表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5091054A JPH0695272B2 (ja) | 1993-04-19 | 1993-04-19 | 画像表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5091054A JPH0695272B2 (ja) | 1993-04-19 | 1993-04-19 | 画像表示装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57071205A Division JPS58189690A (ja) | 1982-04-30 | 1982-04-30 | 画像表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0651751A JPH0651751A (ja) | 1994-02-25 |
JPH0695272B2 true JPH0695272B2 (ja) | 1994-11-24 |
Family
ID=14015798
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5091054A Expired - Lifetime JPH0695272B2 (ja) | 1993-04-19 | 1993-04-19 | 画像表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0695272B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5954129A (en) * | 1996-02-14 | 1999-09-21 | Takahashi; Kei | Flow control unit |
JP3665975B2 (ja) * | 1996-02-16 | 2005-06-29 | 敬 高橋 | 流体規正搬送手段 |
-
1993
- 1993-04-19 JP JP5091054A patent/JPH0695272B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0651751A (ja) | 1994-02-25 |
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