JPH0361199B2 - - Google Patents
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- JPH0361199B2 JPH0361199B2 JP59084391A JP8439184A JPH0361199B2 JP H0361199 B2 JPH0361199 B2 JP H0361199B2 JP 59084391 A JP59084391 A JP 59084391A JP 8439184 A JP8439184 A JP 8439184A JP H0361199 B2 JPH0361199 B2 JP H0361199B2
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- memory
- buffer memory
- address
- frame buffer
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- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、図形表示装置のフレームバツフア
メモリに関するものである。
メモリに関するものである。
従来この種の図形表示装置としては、第１図に
示すものがあつた。第１図は従来の図形表示装置
を示すブロツク構成図である。図に示す様に、１
は図示されない計算機とのインタフエース信号、
２はインタフエース回路であり、このインタフエ
ース回路２を通じて計算機より送られた表示デー
タ、表示コマンドは、制御装置３により内部フオ
ーマツトに交換されて記憶回路４に記憶される。
記憶回路４に記載されたデータは、制御装置３の
指示に基づき、座標交換回路５、クリツプ回路６
を介して直線発生器７に与えられる。直線発生器
７は、始点データ（XS，YS）及び終点データ
（XE，YE）に基づき、始点より終点に向い順次に
座標データを発生してフレームバツフアメモリ８
に与える。フレームバツフアメモリ８は、直線発
生器７が発生する座標データに基づき、あらかじ
め設定された色データあるいは輝度データを、そ
の座標位置に対応するメモリ素子に書き込む。フ
レームバツフアメモリ８に書き込まれたデータ
は、CRTインタフエース回路９が発生する表示
アドレスにしたがつて読み出され、順次にCRT
１０に送られて表示する、また、入力機器１１に
より必要に応じて制御装置３にデータが与えられ
る。
示すものがあつた。第１図は従来の図形表示装置
を示すブロツク構成図である。図に示す様に、１
は図示されない計算機とのインタフエース信号、
２はインタフエース回路であり、このインタフエ
ース回路２を通じて計算機より送られた表示デー
タ、表示コマンドは、制御装置３により内部フオ
ーマツトに交換されて記憶回路４に記憶される。
記憶回路４に記載されたデータは、制御装置３の
指示に基づき、座標交換回路５、クリツプ回路６
を介して直線発生器７に与えられる。直線発生器
７は、始点データ（XS，YS）及び終点データ
（XE，YE）に基づき、始点より終点に向い順次に
座標データを発生してフレームバツフアメモリ８
に与える。フレームバツフアメモリ８は、直線発
生器７が発生する座標データに基づき、あらかじ
め設定された色データあるいは輝度データを、そ
の座標位置に対応するメモリ素子に書き込む。フ
レームバツフアメモリ８に書き込まれたデータ
は、CRTインタフエース回路９が発生する表示
アドレスにしたがつて読み出され、順次にCRT
１０に送られて表示する、また、入力機器１１に
より必要に応じて制御装置３にデータが与えられ
る。
第２図は、第１図の図形表示装置により表示さ
れる表示画面の一例を示す図である。図に示す様
に、CRT１０の表示画面には始点２０より終点
２１の線分が表示されている。初期の図形表示装
置では、始点２０より終点２１までの各ピクセル
を１点ごとにフレームバツフアメモリ８に書き込
んでいた。しかし、その場合には、フレームバツ
フアメモリ８のメモリアクセス速度により直線発
生器７の速度が制約されるため、直線発生器７に
よる直線発生の高速化の妨げとなつていた。最近
多く見られる高速の直線発生器７を備えた図形表
示装置では、フレームバツフアメモリ８の前段に
ｎピクセル×ｍピスセル（ｎ、ｍは２より大きな
自然数）の高速バツフアメモリ（第５図の３０）
を備え、直線発生器７の出力をいつたん高速バツ
フアメモリに記憶し、ｎ×ｍピクセルを同時にフ
レームバツフアメモリ８に書き込むことにより、
直線発生器７による直線発生の高速化を計つてい
る。
れる表示画面の一例を示す図である。図に示す様
に、CRT１０の表示画面には始点２０より終点
２１の線分が表示されている。初期の図形表示装
置では、始点２０より終点２１までの各ピクセル
を１点ごとにフレームバツフアメモリ８に書き込
んでいた。しかし、その場合には、フレームバツ
フアメモリ８のメモリアクセス速度により直線発
生器７の速度が制約されるため、直線発生器７に
よる直線発生の高速化の妨げとなつていた。最近
多く見られる高速の直線発生器７を備えた図形表
示装置では、フレームバツフアメモリ８の前段に
ｎピクセル×ｍピスセル（ｎ、ｍは２より大きな
自然数）の高速バツフアメモリ（第５図の３０）
を備え、直線発生器７の出力をいつたん高速バツ
フアメモリに記憶し、ｎ×ｍピクセルを同時にフ
レームバツフアメモリ８に書き込むことにより、
直線発生器７による直線発生の高速化を計つてい
る。
第３図は、第１図の図形表示装置において、高
速な書き込みを行うフレームバツフアメモリの概
念を示す図、第４図は、第３図のフレームバツフ
アメモリの一部を拡大して示す図である。第３図
に示されるフレームバツフアメモリ８には、第２
図に示す表示画面に表示される始点２０より終点
２１までの線分が書き込まれる。第４図に示され
る２２，２３，２４，２５は、上記した高速バツ
フアメモリからフレームバツフアメモリ８に一度
に書き込まれる単位（ｎ×ｍピクセルアレイ：こ
の例ではｎ＝ｍ＝４）を示している。
速な書き込みを行うフレームバツフアメモリの概
念を示す図、第４図は、第３図のフレームバツフ
アメモリの一部を拡大して示す図である。第３図
に示されるフレームバツフアメモリ８には、第２
図に示す表示画面に表示される始点２０より終点
２１までの線分が書き込まれる。第４図に示され
る２２，２３，２４，２５は、上記した高速バツ
フアメモリからフレームバツフアメモリ８に一度
に書き込まれる単位（ｎ×ｍピクセルアレイ：こ
の例ではｎ＝ｍ＝４）を示している。
第５図は、第１図の図形表示装置におけるフレ
ームバツフアメモリを示す構成図である。図に示
す様に、高速バツフアメモリ３０は４×４ピクセ
ル構成をなし、この高速バツフアメモリ３０に
は、直線発生器７から高速バツフアアドレス線３
１により指示された位置に、タイミング信号３２
の指示により「１」がセツトされる。制御回路３
３は、直線発生器７が発生するメモリ書き込み要
求信号３４を受けると、CRTインターフエース
回路９が発生するメモリ書き込み可能信号３５に
より、メモリ書き込みが可能なタイミングにアド
レス選択信号３６を出力し、メモリアドレスを表
示アドレス３７より書き込みアドレス３８に切り
換えてメモリ書き込み信号３９を出力し、高速バ
ツフアメモリ３０に「１」がセツトされているメ
モリに対しデータを書き込む。書き込みデータ４
０はあらかじめ直線発生器７あるいは制御装置３
により設定されている。制御回路３３は、メモリ
書き込みが完了すると、高速バツフアのクリア信
号４１で高速バツフアメモリ３０を消去すると共
に、直線発生器７に対し書き込み完了信号４２を
出力し、アドレス選択信号３６をOFFする。表
示アドレス３７は、通常はCRTインタフエース
回路９が発生したメモリデータ４３をCRT１０
に表示するためのアドレスを逐次に更新する。直
線発生器７の動作完了信号４４を受けた場合にも
メモリ書き込みは行われる。
ームバツフアメモリを示す構成図である。図に示
す様に、高速バツフアメモリ３０は４×４ピクセ
ル構成をなし、この高速バツフアメモリ３０に
は、直線発生器７から高速バツフアアドレス線３
１により指示された位置に、タイミング信号３２
の指示により「１」がセツトされる。制御回路３
３は、直線発生器７が発生するメモリ書き込み要
求信号３４を受けると、CRTインターフエース
回路９が発生するメモリ書き込み可能信号３５に
より、メモリ書き込みが可能なタイミングにアド
レス選択信号３６を出力し、メモリアドレスを表
示アドレス３７より書き込みアドレス３８に切り
換えてメモリ書き込み信号３９を出力し、高速バ
ツフアメモリ３０に「１」がセツトされているメ
モリに対しデータを書き込む。書き込みデータ４
０はあらかじめ直線発生器７あるいは制御装置３
により設定されている。制御回路３３は、メモリ
書き込みが完了すると、高速バツフアのクリア信
号４１で高速バツフアメモリ３０を消去すると共
に、直線発生器７に対し書き込み完了信号４２を
出力し、アドレス選択信号３６をOFFする。表
示アドレス３７は、通常はCRTインタフエース
回路９が発生したメモリデータ４３をCRT１０
に表示するためのアドレスを逐次に更新する。直
線発生器７の動作完了信号４４を受けた場合にも
メモリ書き込みは行われる。
従来の図形表示装置は以上の様に構成されてい
るので、ｎ×ｍピクセル（第５図に示す例では16
ピクセル）の高速バツフアメモリ３０を備えてい
るにもかかわらず、最大ｎ又はｍピクセル（第５
図に示す例では４ピクセル）しか１回のメモリア
クセスで書き込むことができず、このため、メモ
リアクセスが有効的に行われていないという欠点
があつた。
るので、ｎ×ｍピクセル（第５図に示す例では16
ピクセル）の高速バツフアメモリ３０を備えてい
るにもかかわらず、最大ｎ又はｍピクセル（第５
図に示す例では４ピクセル）しか１回のメモリア
クセスで書き込むことができず、このため、メモ
リアクセスが有効的に行われていないという欠点
があつた。
この発明は、上記の様な従来のものの欠点を改
善する目的でなされたもので、フレームバツフア
メモリにおける各メモリ素子に、アドレス下位ビ
ツトを記憶するアドレス記憶回路と、各メモリ素
子に対する書き込み要求を記憶する書き込み要求
記憶回路とを備えることにより、高速に、かつ効
率的にメモリ書き込みを行う様にした高速フレー
ムバツフアメモリ装置を提供するものである。
善する目的でなされたもので、フレームバツフア
メモリにおける各メモリ素子に、アドレス下位ビ
ツトを記憶するアドレス記憶回路と、各メモリ素
子に対する書き込み要求を記憶する書き込み要求
記憶回路とを備えることにより、高速に、かつ効
率的にメモリ書き込みを行う様にした高速フレー
ムバツフアメモリ装置を提供するものである。
以下、この発明の実施例を図について説明す
る。第６図はこの発明の一実施例である高速フレ
ームバツフアメモリ装置におけるフレームバツフ
アメモリを示す構成図で、第５図と同一部分は同
一符号を用いて表示してあり、その詳細な説明は
省略する。図において、５０は直線発生器７が発
生するアドレス上位ビツト、５１は直線発生器７
が発生するアドレス下位ビツトであり、このアド
レス上位ビツト５０、アドレス下位ビツト５１
は、それぞれアドレス記憶回路５２，５３，５
４，５５に記憶される。５６，５７，５８は書き
込み要求記憶回路であり、この各書き込み要求記
憶回路５６，５７，５８は各メモリ素子５９，６
０，６１に対する書き込み要求を記憶する。６２
は制御回路、６３はアドレス上位取り込みタイミ
ング信号、６４，６５，６６はアドレス下位取り
込みタイミング信号、６７は表示アドレス下位ビ
ツト、６８は表示アドレス上位ビツト、６９は直
線発生器７をいつたん停止させるフレームバツフ
アBUSY信号である。また、各メモリ素子５９，
６０，６１は１ピクセルの表示色に相当するビツ
ト数（例えば、16色素子では４ビツト）を含んで
いる。
る。第６図はこの発明の一実施例である高速フレ
ームバツフアメモリ装置におけるフレームバツフ
アメモリを示す構成図で、第５図と同一部分は同
一符号を用いて表示してあり、その詳細な説明は
省略する。図において、５０は直線発生器７が発
生するアドレス上位ビツト、５１は直線発生器７
が発生するアドレス下位ビツトであり、このアド
レス上位ビツト５０、アドレス下位ビツト５１
は、それぞれアドレス記憶回路５２，５３，５
４，５５に記憶される。５６，５７，５８は書き
込み要求記憶回路であり、この各書き込み要求記
憶回路５６，５７，５８は各メモリ素子５９，６
０，６１に対する書き込み要求を記憶する。６２
は制御回路、６３はアドレス上位取り込みタイミ
ング信号、６４，６５，６６はアドレス下位取り
込みタイミング信号、６７は表示アドレス下位ビ
ツト、６８は表示アドレス上位ビツト、６９は直
線発生器７をいつたん停止させるフレームバツフ
アBUSY信号である。また、各メモリ素子５９，
６０，６１は１ピクセルの表示色に相当するビツ
ト数（例えば、16色素子では４ビツト）を含んで
いる。
次に、上記第６図に示すこの発明の一実施例で
ある高速フレームバツフアメモリ装置の動作につ
いて説明する。制御回路６２は、直線発生器７か
らのタイミング信号３２を受けると、アドレス上
位ビツト５０と現在のアドレス記憶回路５２のア
ドレス上位ビツトとを比較し、一致している場合
には、アドレス下位ビツト５１の内で数ビツトで
示される各メモリ素子５９，６０，６１に対応す
る各書き込み要求記憶回路５６，５７，５８をチ
エツクし、まだ書き込み要求が立つていない場合
には、アドレス下位ビツト５１の内でメモリ選択
に使用する以外のビツトを各アドレス記憶回路５
３，５４，５５にセツトする。例えば、各メモリ
素子５９，６０，６１が総数16ケである場合、ア
ドレス下位ビツト５１の内の４ビツトで、例えば
メモリ素子５９を選択し、書き込み要求記憶回路
５６がセツトされていなければ、この書き込み要
求記憶回路５６をセツトすると共に、各アドレス
記憶回路５３，５４，５５に残りのビツトを記憶
する。各メモリ素子５９，６０，６１のメモリ書
き込みは、次の３つの条件のいずれかが発生した
時に行われる。
ある高速フレームバツフアメモリ装置の動作につ
いて説明する。制御回路６２は、直線発生器７か
らのタイミング信号３２を受けると、アドレス上
位ビツト５０と現在のアドレス記憶回路５２のア
ドレス上位ビツトとを比較し、一致している場合
には、アドレス下位ビツト５１の内で数ビツトで
示される各メモリ素子５９，６０，６１に対応す
る各書き込み要求記憶回路５６，５７，５８をチ
エツクし、まだ書き込み要求が立つていない場合
には、アドレス下位ビツト５１の内でメモリ選択
に使用する以外のビツトを各アドレス記憶回路５
３，５４，５５にセツトする。例えば、各メモリ
素子５９，６０，６１が総数16ケである場合、ア
ドレス下位ビツト５１の内の４ビツトで、例えば
メモリ素子５９を選択し、書き込み要求記憶回路
５６がセツトされていなければ、この書き込み要
求記憶回路５６をセツトすると共に、各アドレス
記憶回路５３，５４，５５に残りのビツトを記憶
する。各メモリ素子５９，６０，６１のメモリ書
き込みは、次の３つの条件のいずれかが発生した
時に行われる。
アドレス上位ビツト５０と現在のアドレス記
憶回路５２のアドレス上位ビツトとが一致しな
かつた場合。
憶回路５２のアドレス上位ビツトとが一致しな
かつた場合。
アドレス上位ビツト５０の一部により選択さ
れたメモリ素子に既に書き込み要求がセツトさ
れている場合。
れたメモリ素子に既に書き込み要求がセツトさ
れている場合。
直線発生器７の動作完了信号４４を受けた場
合。
合。
上記３つの内でいずれかの条件が発生した場合
に、制御回路６２は、フレームバツフアBUSY
信号６９によりいつたん直線発生器７を停止さ
せ、メモリ書き込み可能信号３５をチエツクし、
書き込み有効期間に、アドレス選択信号３６によ
りメモリアドレスを書き込みアドレス３８に変更
し、メモリ書き込み信号３９によりあらかじめ設
定された書き込みデータ４０を各メモリ素子５
９，６０，６１に書き込む。書き込みデータ４０
を書き込んだ後、書き込み要求のクリア信号４１
によりすべての書き込み要求をクリアし、アドレ
ス選択信号３６を表示アドレス３７の選択とし、
直線発生器７の停止信号をOFFにする。上記第
５図に示す従来例では、１〜４ピクセル単位でメ
モリアクセスを行う必要があつたが、第６図に示
すこの発明の一実施例によると、最大メモリ素子
数に相当するピクセルを一度に書き込むことが可
能となる。すなわち、上記第４図に示す従来例で
は、16ピクセルのバツフアメモリを備え、16ケの
メモリ素子にデータを書き込む場合、上記第５図
に示す従来例では、メモリ素子に無関係にアドレ
スが変化するごとにデータを書き込む必要があつ
た。しかし、上記第４図に示す従来例では、16ケ
のメモリ素子はどれもが２重にはアクセスされ
ず、本来ならば一度にデータを書き込むことが可
能となる。この発明は上記の様な点に注目し、同
一のメモリ素子に対し、書き込み要求が２度発生
するまでアドレス情報を蓄えて置き、書き込み要
求が２度発生した時点で、それまでの要求を一度
に処理し様とするものである。
に、制御回路６２は、フレームバツフアBUSY
信号６９によりいつたん直線発生器７を停止さ
せ、メモリ書き込み可能信号３５をチエツクし、
書き込み有効期間に、アドレス選択信号３６によ
りメモリアドレスを書き込みアドレス３８に変更
し、メモリ書き込み信号３９によりあらかじめ設
定された書き込みデータ４０を各メモリ素子５
９，６０，６１に書き込む。書き込みデータ４０
を書き込んだ後、書き込み要求のクリア信号４１
によりすべての書き込み要求をクリアし、アドレ
ス選択信号３６を表示アドレス３７の選択とし、
直線発生器７の停止信号をOFFにする。上記第
５図に示す従来例では、１〜４ピクセル単位でメ
モリアクセスを行う必要があつたが、第６図に示
すこの発明の一実施例によると、最大メモリ素子
数に相当するピクセルを一度に書き込むことが可
能となる。すなわち、上記第４図に示す従来例で
は、16ピクセルのバツフアメモリを備え、16ケの
メモリ素子にデータを書き込む場合、上記第５図
に示す従来例では、メモリ素子に無関係にアドレ
スが変化するごとにデータを書き込む必要があつ
た。しかし、上記第４図に示す従来例では、16ケ
のメモリ素子はどれもが２重にはアクセスされ
ず、本来ならば一度にデータを書き込むことが可
能となる。この発明は上記の様な点に注目し、同
一のメモリ素子に対し、書き込み要求が２度発生
するまでアドレス情報を蓄えて置き、書き込み要
求が２度発生した時点で、それまでの要求を一度
に処理し様とするものである。
例えば、1024×1024ピクセルの16色表示の場合
で、64K×１ビツトのダイナミツクRAMを使用
する時に、16ケ×４（色相当）のメモリ素子でフ
レームバツフアメモリ８が構成される。上記第５
図に示す従来例では、１回のメモリアクセスで最
小１ピクセルから最大４ピクセルの書き込みが行
える。（なぜならば、直線の場合、４×４ピクセ
ルの高速バツフアメモリ３０に対しては最大４ピ
クセルが書けるだけである。）ところが、この発
明によれば、直線の傾きに依存するが、最小１ピ
クセルから最大16ピクセルまでが１回のメモリア
クセスで書き込める。すなわち、この発明では、
上記した従来例と同等以上の性能が常に保証され
る。また、多角形の図形の中塗りの場合などに
は、Ｘ軸に水平な線分を高速に書き込みたい場合
が多いが、16ケのメモリ素子に対し１×16ピクセ
ル（Ｘ軸方向に16ピクセル）の高速バツフアメモ
リ３０を用意した従来例では、水平線以外は始点
データ（XS，XS）、終点データ（XE，YE）で｜
YE−YS｜＋１回のメモリアクセスを必ず必要と
するが、この発明によると、Ｘが16点進む間に傾
きが−１≦傾き≦１までの線分に対しては、１回
のメモリアクセスで良い。（傾きが−１≦傾き≦
１の場合に、Ｘ軸方向に16ピクセルを同時アクセ
ルするフレームバツフアメモリ８では、すべての
データが異なる各メモリ素子５９，６０，６１に
書き込まれる。） なお、上記実施例では、アドレス下位ビツトを
記憶する各アドレス記憶回路５３，５４，５５
と、各書き込み要求記憶回路５６，５７，５８
を、各メモリ素子５９，６０，６１の１個に対し
各１回路備えた場合について説明したが、各２回
路備えた、いわゆるダブルバツフアメモリとして
使用すれば、さらにメモリ書き込みの高速化が計
られる。
で、64K×１ビツトのダイナミツクRAMを使用
する時に、16ケ×４（色相当）のメモリ素子でフ
レームバツフアメモリ８が構成される。上記第５
図に示す従来例では、１回のメモリアクセスで最
小１ピクセルから最大４ピクセルの書き込みが行
える。（なぜならば、直線の場合、４×４ピクセ
ルの高速バツフアメモリ３０に対しては最大４ピ
クセルが書けるだけである。）ところが、この発
明によれば、直線の傾きに依存するが、最小１ピ
クセルから最大16ピクセルまでが１回のメモリア
クセスで書き込める。すなわち、この発明では、
上記した従来例と同等以上の性能が常に保証され
る。また、多角形の図形の中塗りの場合などに
は、Ｘ軸に水平な線分を高速に書き込みたい場合
が多いが、16ケのメモリ素子に対し１×16ピクセ
ル（Ｘ軸方向に16ピクセル）の高速バツフアメモ
リ３０を用意した従来例では、水平線以外は始点
データ（XS，XS）、終点データ（XE，YE）で｜
YE−YS｜＋１回のメモリアクセスを必ず必要と
するが、この発明によると、Ｘが16点進む間に傾
きが−１≦傾き≦１までの線分に対しては、１回
のメモリアクセスで良い。（傾きが−１≦傾き≦
１の場合に、Ｘ軸方向に16ピクセルを同時アクセ
ルするフレームバツフアメモリ８では、すべての
データが異なる各メモリ素子５９，６０，６１に
書き込まれる。） なお、上記実施例では、アドレス下位ビツトを
記憶する各アドレス記憶回路５３，５４，５５
と、各書き込み要求記憶回路５６，５７，５８
を、各メモリ素子５９，６０，６１の１個に対し
各１回路備えた場合について説明したが、各２回
路備えた、いわゆるダブルバツフアメモリとして
使用すれば、さらにメモリ書き込みの高速化が計
られる。
また、上記実施例において、メモリ素子数が多
い場合（例えば64個）には、第７図に示す様に、
メモリ素子を４単位に16グループのメモリブロツ
クに分割して、各グループごとに記憶回路を設け
る様にすることにより、かなりの効果が得られ
る。
い場合（例えば64個）には、第７図に示す様に、
メモリ素子を４単位に16グループのメモリブロツ
クに分割して、各グループごとに記憶回路を設け
る様にすることにより、かなりの効果が得られ
る。
また、上記実施例では、フレームバツフアメモ
リ８の場合について説明したが、陰面処理の場合
に使用するデプスバツフアメモリに対しても適用
でき、上記実施例と同様の効果を奏する。
リ８の場合について説明したが、陰面処理の場合
に使用するデプスバツフアメモリに対しても適用
でき、上記実施例と同様の効果を奏する。
この発明は以上説明した様に、高速フレームバ
ツフアメモリ装置において、フレームバツフアメ
モリにおける各メモリ素子に、アドレス下位ビツ
トを記憶するアドレス記憶回路と、各メモリ素子
に対する書き込み要求を記憶する書き込み要求記
憶回路とを備え得る構成としたので、単純で小量
の回路を付加するだけの安価な構成によつて、メ
モリ書き込みを高速に、かつ効率的に行うことが
できるという優れた効果を奏するものである。
ツフアメモリ装置において、フレームバツフアメ
モリにおける各メモリ素子に、アドレス下位ビツ
トを記憶するアドレス記憶回路と、各メモリ素子
に対する書き込み要求を記憶する書き込み要求記
憶回路とを備え得る構成としたので、単純で小量
の回路を付加するだけの安価な構成によつて、メ
モリ書き込みを高速に、かつ効率的に行うことが
できるという優れた効果を奏するものである。
第１図は従来の図形表示装置を示すブロツク構
成図、第２図は、第１図の図形表示装置により表
示される表示画面の一例を示す図、第３図は、第
１図の図形表示装置において、高速な書き込みを
行うフレームバツフアメモリの概念を示す図、第
４図は、第３図のフレームバツフアメモリの一部
を拡大して示す図、第５図は、第１図の図形表示
装置におけるフレームバツフアメモリを示す構成
図、第６図はこの発明の一実施例である高速フレ
ームバフアメモリ装置におけるフレームバツフア
メモリを示す構成図、第７図は、第６図のフレー
ムバツフアメモリにおけるメモリ素子をメモリブ
ロツクに分割する一例を示す図である。 図において、１……インタフエース信号、２…
…インタフエース回路、３……制御装置、４……
記憶回路、５……座標変換回路、６……クリツプ
回路、７……直線発生器、８……フレームバツフ
アメモリ、９……CRTインタフエース回路、１
０……CRT、１１……入力機器、２０……始点、
２１……終点、２２，２３，２４，２５……単
位、３０……高速バツフアメモリ、３１……高速
バツフアアドレス線、３２……タイミング信号、
３３，６２……制御回路、３４……メモリ書き込
み要求信号、３５……メモリ書き込み可能信号、
３６……アドレス選択信号、３７……表示アドレ
ス、３８……書き込みアドレス、３９……メモリ
書き込み信号、４０……書き込みデータ、４１…
…クリア信号、４２……書き込み完了信号、４３
……メモリデータ、４４……動作完了信号、５０
……アドレス上位ビツト、５１……アドレス下位
ビツト、５２，５３，５４，５５……アドレス記
憶回路、５６，５７，５８……書き込み要求記憶
回路、５９，６０，６１……メモリ素子、６３…
…アドレス上位取り込みタイミング信号、６４，
６５，６６……アドレス下位取り込みタイミング
信号、６７……表示アドレス上位ビツト、６８…
…表示アドレス下位ビツト、６９……フレームバ
ツフアBUSY信号である。 なお、各図中、同一符号は同一、又は相当部分
を示す。
成図、第２図は、第１図の図形表示装置により表
示される表示画面の一例を示す図、第３図は、第
１図の図形表示装置において、高速な書き込みを
行うフレームバツフアメモリの概念を示す図、第
４図は、第３図のフレームバツフアメモリの一部
を拡大して示す図、第５図は、第１図の図形表示
装置におけるフレームバツフアメモリを示す構成
図、第６図はこの発明の一実施例である高速フレ
ームバフアメモリ装置におけるフレームバツフア
メモリを示す構成図、第７図は、第６図のフレー
ムバツフアメモリにおけるメモリ素子をメモリブ
ロツクに分割する一例を示す図である。 図において、１……インタフエース信号、２…
…インタフエース回路、３……制御装置、４……
記憶回路、５……座標変換回路、６……クリツプ
回路、７……直線発生器、８……フレームバツフ
アメモリ、９……CRTインタフエース回路、１
０……CRT、１１……入力機器、２０……始点、
２１……終点、２２，２３，２４，２５……単
位、３０……高速バツフアメモリ、３１……高速
バツフアアドレス線、３２……タイミング信号、
３３，６２……制御回路、３４……メモリ書き込
み要求信号、３５……メモリ書き込み可能信号、
３６……アドレス選択信号、３７……表示アドレ
ス、３８……書き込みアドレス、３９……メモリ
書き込み信号、４０……書き込みデータ、４１…
…クリア信号、４２……書き込み完了信号、４３
……メモリデータ、４４……動作完了信号、５０
……アドレス上位ビツト、５１……アドレス下位
ビツト、５２，５３，５４，５５……アドレス記
憶回路、５６，５７，５８……書き込み要求記憶
回路、５９，６０，６１……メモリ素子、６３…
…アドレス上位取り込みタイミング信号、６４，
６５，６６……アドレス下位取り込みタイミング
信号、６７……表示アドレス上位ビツト、６８…
…表示アドレス下位ビツト、６９……フレームバ
ツフアBUSY信号である。 なお、各図中、同一符号は同一、又は相当部分
を示す。
Claims (1)
- 【特許請求の範囲】 １ 直線発生器とフレームバツフアメモリを備え
た図形表示装置において、前記フレームバツフア
メモリのメモリ素子をＮ個（Ｎは４以上の自然
数）のメモリブロツクに分割し、このメモリブロ
ツクに対し個別にアドレス情報及び書き込み要求
情報を記憶するバツフアメモリを備え、前記直線
発生器が発生する前記アドレス情報及び書き込み
要求情報を一旦前記バツフアメモリに記憶し、複
数の座標位置の情報を一回のフレームバツフアメ
モリサイクルで書き込む手段を備え、高速に情報
を書き込むことを特徴とする高速フレームバツフ
アメモリ装置。 ２ 前記バツフアメモリから前記フレームバツフ
アメモリへのデータの転送を、同一のメモリ素子
に対する異なるアドレスへの書き込み要求が発生
した時点で実施する手段を備え、高速に情報を書
き込むことを特徴とする特許請求の範囲第１項記
載の高速フレームバツフアメモリ装置。 ３ 前記アドレス情報及び書き込み要求情報と共
に書き込みデータを記憶し、異なるメモリ素子に
異なるデータを一度に書き込む手段を備え、高速
に情報を書き込むことを特徴とする特許請求の範
囲第１項記載の高速フレームバツフアメモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084391A JPS60227292A (ja) | 1984-04-26 | 1984-04-26 | 高速フレームバッファメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084391A JPS60227292A (ja) | 1984-04-26 | 1984-04-26 | 高速フレームバッファメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60227292A JPS60227292A (ja) | 1985-11-12 |
| JPH0361199B2 true JPH0361199B2 (ja) | 1991-09-19 |
Family
ID=13829260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59084391A Granted JPS60227292A (ja) | 1984-04-26 | 1984-04-26 | 高速フレームバッファメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60227292A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6162095A (ja) * | 1984-09-03 | 1986-03-29 | 富士通株式会社 | 直線表示制御装置 |
| JPS62162174A (ja) * | 1986-01-10 | 1987-07-18 | Fuji Facom Corp | 画像メモリ制御装置 |
| JPH07118006B2 (ja) * | 1987-04-14 | 1995-12-18 | 松下電器産業株式会社 | 画像処理装置 |
| JPS63298485A (ja) * | 1987-05-28 | 1988-12-06 | Matsushita Electric Ind Co Ltd | 画像処理装置 |
| TW304254B (ja) | 1994-07-08 | 1997-05-01 | Hitachi Ltd |
-
1984
- 1984-04-26 JP JP59084391A patent/JPS60227292A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60227292A (ja) | 1985-11-12 |
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