JPS6221191A - Display controller - Google Patents
Display controllerInfo
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- JPS6221191A JPS6221191A JP60161505A JP16150585A JPS6221191A JP S6221191 A JPS6221191 A JP S6221191A JP 60161505 A JP60161505 A JP 60161505A JP 16150585 A JP16150585 A JP 16150585A JP S6221191 A JPS6221191 A JP S6221191A
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
［発明の技術分野］
本発明はＣＲＴディスプレイ及びフラットパネルディス
プレイを制御対象とした表示制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a display control device that controls CRT displays and flat panel displays.
［発明の技術的背景とその問題点］
最近、ＣＲＴ （Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂ
ｅ ）ディスプレイと同等の解像度を持つＬＣＤ（Ｌｉ
ｑｕｉｄＣｒｙｓｔａｉ Ｄｉｓｐｌａｙ＞ 、ＰＤ
Ｐ （Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）
、ＥＬＤ （Ｅｌｅｃｔｒｏ Ｌｕｍ１ｎｅｓｃｅ
ｎｔＤ １ｓｐｌａＶ）等の各種のフラットパネルディ
スプレイが開発され、パーソナルコンピュータをはじめ
とする各種の情報処理機器に使用されている。[Technical background of the invention and its problems] Recently, CRT (Cathode Ray Tube
e) LCD (Li
QuidCrystai Display>, PD
P (Plasma Display Panel)
,ELD (Electro Luminance
Various flat panel displays such as ntD 1splaV) have been developed and are used in various information processing devices including personal computers.
しかしながら、ＣＲＴディスプレイと上記したフラット
パネルディスプレイとでは、その表示制御が基本的に異
なる。However, display control is fundamentally different between a CRT display and the above-mentioned flat panel display.
従来の情報処理機器では、一般にＣＲＴディスプレイを
使用しているため、ＯＳ （ＯＯｅｒａｔｉｎｇ３ｙｓ
ｔｅｌ ＞ 、Ｂ Ｉ Ｏ８（Ｂａ５ｉｃ Ｉ １０
３ｙＳｔｅｌ ） 、アプリケーションパッケージ等の
ソフトウェアがすべてＣＲＴディスプレイ用に作られて
いる。Conventional information processing equipment generally uses CRT displays, so the OS (OOerating3ys
tel > , B I O8 (Ba5ic I 10
3yStel), application packages, and other software are all made for CRT displays.
新規に開発される機器にフラットバネルディスプレイを
使用する場合、それらのソフトウェアをフラットパネル
ディスプレイ用に修正しなければならない。従ってソフ
トウェアの互換性がなくなる。If flat panel displays are used in newly developed devices, their software must be modified for use with flat panel displays. Therefore, the software becomes incompatible.
そこで上記ソフトウェアの互換性を維持する手段として
、従来では、第２図に示すようなバッファ ）（−１−
ＩＪ （Ｂ ｕｆｆｅｒ Ｍ ｅｍｏｒｙ ）方式が使
用されていた。Therefore, as a means to maintain the compatibility of the above-mentioned software, conventionally, a buffer such as )(-1-
The IJ (Buffer Memory) method was used.
しかしながら、上記第２図に示すバッファメモリ方式は
、ＣＲＴディスプレイ用の通常のビデオメモリ（Ｖ−Ｒ
ＡＭ）０３の他に、上記ビデオメモリ０３と略同−面分
の容量を持つフラットパネルディスプレイ用のバッファ
メモリ（ＢＭ＞０６が必要となり、更に、このバッフ７
メモリ０６を制御対象となるフラットパネルディスプレ
イに固有のタイミングでアクセス制御し、フラットパネ
ルディスプレイ用のビデオ信号を得るフラットパネルデ
ィスプレイコントローラ（ＦＰＤＣ）０７が必要となる
。尚、図中、０１はＣＰＵバス、０２はＣＲＴコントロ
ーラ（ＯＲＴ Ｃ： ６８４５相当）、０４はキャラク
タジェネレータ（ＣＧ）、０５はタイミング発生回路を
含むアトリビュート処理回路である。このようなことか
ら従来では、大幅なコストアップを招き、又、実装スペ
ースが大きくなるという欠点があった。However, the buffer memory method shown in FIG.
In addition to AM) 03, a buffer memory (BM>06) for a flat panel display with a capacity approximately the same as that of the video memory 03 is required, and this buffer memory 7 is also required.
A flat panel display controller (FPDC) 07 is required that controls access to the memory 06 at a timing specific to the flat panel display to be controlled and obtains a video signal for the flat panel display. In the figure, 01 is a CPU bus, 02 is a CRT controller (ORT C: 6845 equivalent), 04 is a character generator (CG), and 05 is an attribute processing circuit including a timing generation circuit. For this reason, conventional devices have had the disadvantage of significantly increasing costs and requiring a large mounting space.
［発明の目的］
本発明は上記実情に鑑みなされたもので、従来のＣＲＴ
ＲＴデイスプレイフトウェアの互換性を雑持し、かつビ
デオメモリ等のハードウェアを共通化した簡単かつ安価
な構成にて、ＣＲＴディスプレイ、及びフラットパネル
ディスプレイをサボ−１−することのできるようにした
表示制御回路を提供することを目的とする。[Object of the invention] The present invention has been made in view of the above-mentioned circumstances.
A display that has a simple and inexpensive configuration that maintains compatibility with RT display software and uses common hardware such as video memory, making it possible to skip CRT displays and flat panel displays. The purpose is to provide a control circuit.
［発明の概要］
本発明は、ＣＲＴディスプレイ及びフラットパネルディ
スプレイを制御対象とした表示制御装置に於いて、ＣＲ
Ｔディスプレイの制御データを接続対象となるフラット
パネルディスプレイの制御データに変換する制御データ
変換回路と、上記ＣＲＴディスプレイの制御データ又は
フラットパネルディスプレイのｔ、ＩＪｉｌｌデータを
選択的に受けて同制御データに従い上記各ディスプレイ
に共通のビデオメモリをアクセス制御するメモリ制御回
路と、上記ＣＲＴディスプレイ制御データ又はフラット
パネルディスプレイ制御データを選択的に受けて同制御
データに従いＣＲＴディスプレイ又はフラットパネルデ
ィスプレイを表示制御する表示制御回路とを備えて、従
来のＣＲＴＲＴデイスプレイフトウェアの互換性を維持
しつつ、ビデオメモリ等のハードウェアを共通化できる
構成としたもので、これにより、簡単かつ安価な構成に
て、ＣＲＴディスプレイ、及びフラットパネルディスプ
レイをサポートすることができる。[Summary of the Invention] The present invention provides a display control device that controls CRT displays and flat panel displays.
A control data conversion circuit that converts control data of the T display into control data of a flat panel display to be connected; and a control data conversion circuit that selectively receives control data of the CRT display or t, IJill data of the flat panel display and follows the control data A memory control circuit that controls access to a video memory common to each of the above displays, and a display control circuit that selectively receives the CRT display control data or flat panel display control data and controls the display of the CRT display or flat panel display according to the control data. It has a configuration that allows for common hardware such as video memory while maintaining compatibility with conventional CRT display software. Can support flat panel displays.
［発明の実施例］
以下第１図を参照して本発明の一実施例を説明する。第
１図に於いて、１はＣＰＵバスであり、２は本発明の要
旨とするところの表示制御装置を実現したゲートアレイ
（ＧＡ）である。３は上記ゲートアレイ２により構成さ
れた表示制御装置の制御の下にＣＲＴディスプレイの表
示データ、又はフラットパネルディスプレイの表示デー
タを選択的に貯え、それぞれ上記ディスプレイモードに
応じたタイミングで読出し制御される上記各ディスプレ
イに共通のビデオメモリ（Ｖ−ＲＡＭ）である。４はビ
デオメモリ３より読出されたキャラクタコードに従うキ
ャラクタパターンデータを発生するキャラクタジェネレ
ータ（ＣＧ）である。[Embodiment of the Invention] An embodiment of the present invention will be described below with reference to FIG. In FIG. 1, 1 is a CPU bus, and 2 is a gate array (GA) that realizes a display control device that is the gist of the present invention. 3 selectively stores display data of a CRT display or display data of a flat panel display under the control of a display control device constituted by the gate array 2, and is controlled to be read out at a timing corresponding to the display mode. This is a video memory (V-RAM) common to each of the above displays. 4 is a character generator (CG) that generates character pattern data according to the character code read out from the video memory 3;
２１乃至２７はそれぞれ上記ゲートアレイ２の内部に設
けられた表示制御装置の構成要素である。このうち、２
１はＣＰＵバス１を介してＣＰＵより受けた、水平総文
字数、水平同期位置、垂直総文字数、垂直同期位置等を
含むＣＲＴディスプレイ用制開制御データ持するＣＲＴ
制御データレジスタ２１（ＣＣＤＲ）である。２２はこ
の制御データレジスタ２１に貯えられたＣＲＴディスプ
レイ用ＩＩＩ ａｌｌデータを接続対象となるフラット
パネルディスプレイ用の制御データに変換するｉｌＪ
ＩＩＩデータ変換回路（ＣＤ−ＣＯＮＶ）である。21 to 27 are components of a display control device provided inside the gate array 2, respectively. Of these, 2
1 is a CRT having CRT display brake control data received from the CPU via CPU bus 1, including the total number of horizontal characters, horizontal synchronization position, total number of vertical characters, vertical synchronization position, etc.
This is a control data register 21 (CCDR). 22 is an ilJ that converts the CRT display III all data stored in the control data register 21 into control data for the flat panel display to be connected.
III data conversion circuit (CD-CONV).
２３及び２４はそれぞれオペレータの操作指示に従うデ
ィスプレイセレクト信号（Ｄ−８ＥＬ）によリ、上記Ｃ
ＲＴ ｌｌ１ｌＪ Ｉｌｌデータレジスタ２１に貯えら
れ。23 and 24 are controlled by the display select signal (D-8EL) according to the operator's operation instructions, respectively.
RT ll1lJ Stored in the Ill data register 21.
たＣＲＴディスプレイ用制御データ、又は制御データ変
換回路２２より得られるフラットパネルディスプレイ用
制御データの何れか一方を選択する制御データ選択回路
である。This is a control data selection circuit that selects either the CRT display control data obtained from the control data conversion circuit 22 or the flat panel display control data obtained from the control data conversion circuit 22.
２５は上記制御データ選択回路２３で選択された制御デ
ータをもとにビデオメモリ３、及びキャラクタジェネレ
ータ４のアドレス生成、及びタイミング制御を行なうメ
モリ制御回路（Ｍ−ＣＴＬ）である。Reference numeral 25 denotes a memory control circuit (M-CTL) for generating addresses and timing control for the video memory 3 and character generator 4 based on the control data selected by the control data selection circuit 23.
２６はビデオメモリ３より読出されるアトリビュート情
報、及びキャラクタジェネレータ４より発生されるキャ
ラクタパターンデータをもとに表示データを生成するア
トリビュート処理回路（ＡＴＴ）である。Reference numeral 26 denotes an attribute processing circuit (ATT) that generates display data based on attribute information read from the video memory 3 and character pattern data generated by the character generator 4.
２７はアトリビュート処理回路２６より出力された表示
データを制御データ選択回路２４で選択された制御デー
タに従うＣＲＴディスプレイ用の表示タイミング制御、
又はフラットパネルディスプレイ用の表示タイミングで
表示出力制御するディスプレイ制御回路（Ｄｉｓ−ＣＴ
Ｌ）である。27 controls the display timing for the CRT display according to the control data selected by the control data selection circuit 24 for the display data output from the attribute processing circuit 26;
Or a display control circuit (Dis-CT) that controls the display output based on the display timing for flat panel displays.
L).
尚、ここではビデオメモリ３へのデータ書込みラインを
省略して示している。Note that the data write line to the video memory 3 is omitted here.
ここで一実施例の動作を説明する。Here, the operation of one embodiment will be explained.
キャラクタ表示出力時に於いて、ＣＰＵはＣＰＵバス１
を介してＣＲＴディスプレイ用の制御データをＣＲＴＩ
ＩＪ’ｌｌｌデータレジスタ２１にセットする。When outputting character display, the CPU uses CPU bus 1.
Control data for CRT display via CRTI
Set in the IJ'llll data register 21.
このＣＲＴ制御データレジスタ２１に貯えられたＣＲＴ
ディスプレイ用の制御データは、外部より与えられるデ
ィスプレイセレクト信号（Ｄ−８ＥＬ）によって選択的
にフラットパネルディスプレイの制御データに変換され
た後、メモリ制御口路２５及びアトリビュート処理回路
２６に与えられる。The CRT data stored in this CRT control data register 21
The control data for the display is selectively converted into control data for the flat panel display by a display select signal (D-8EL) applied from the outside, and is then applied to the memory control port 25 and the attribute processing circuit 26.
即ち、ＣＲＴ制御データレジスタ２１に貯えられたＣＲ
Ｔディスプレイ用制御データは制御データ変 ゛挽回路
２２に供給されて、接続対象となるフラットパネルディ
スプレイ用のＩＩＪＩｇデータに変換された後、上記Ｃ
ＲＴ制御データレジスタ２１に貯えられたＣＲＴディス
プレイ用制御データと共に被選択データとして制御デー
タ選択回路２３．２４に供給され、その何れか一方の制
御データが上記ディスプレイセレクト信号（Ｄ−８ＥＬ
）に従い選択されてメモリ制御回路２５及びディスプレ
イ制御回路２７に与えられる。That is, the CR stored in the CRT control data register 21
The control data for the T display is supplied to the control data conversion circuit 22 and converted into IIJIg data for the flat panel display to be connected.
Together with the CRT display control data stored in the RT control data register 21, it is supplied as selected data to the control data selection circuits 23 and 24, and either one of the control data is output to the display select signal (D-8EL).
) is selected and applied to the memory control circuit 25 and display control circuit 27.
ここで、制御データ選択回路２３．２４が、ディスプレ
イセレクト信号（Ｄ−３ＥＬ）に従い、制御データ変換
回路２２により変換されたフラットパネルディスプレイ
用の制御データを選択した際は、メモリ制御回路２５よ
り同制御データに従うフラットパネルディスプレイコン
トロールタイミングにてビデオメモリアドレス（リフレ
ッシュメモリアドレス）、ラスクアドレス等が生成され
、これに伴いビデオメモリ３、及びキャラクタジェネレ
ータ４がリードアクセス制御される。そしてビデオメモ
リ３より読出されたキャラクタコードがキャラクタジェ
ネレータ４に与えられ、同じ（ビデオメモリ３より読出
されたアトリビュート情報がキャラクタジェネレータ４
より読出されたパターンデータとともにアトリビュート
処理回路２６に与えられて、上記パターンデータがアト
リビュート処理され、ディスプレイ制御回路２７のフラ
ットパネルディスプレイのタイミングコントロールでフ
ラットパネル表示データとして図示しないフラットパネ
ルディスプレイ装置に送られる。Here, when the control data selection circuits 23 and 24 select the control data for the flat panel display converted by the control data conversion circuit 22 in accordance with the display select signal (D-3EL), the control data for the flat panel display converted by the control data conversion circuit 22 is selected from the memory control circuit 25. A video memory address (refresh memory address), a rask address, etc. are generated at the flat panel display control timing according to the control data, and read access to the video memory 3 and character generator 4 is controlled accordingly. Then, the character code read from the video memory 3 is given to the character generator 4, and the same attribute information read from the video memory 3 is given to the character generator 4.
The pattern data is given to the attribute processing circuit 26 along with the pattern data read out from the above, where the pattern data is subjected to attribute processing, and sent as flat panel display data to a flat panel display device (not shown) by the timing control of the flat panel display of the display control circuit 27. .
又、上記制御データ選択回路２３．２４が、ディスプレ
イセレクト信＠（Ｄ−８ＥＬ）に従い、ＣＲＴ制御デー
タレジスタ２１に貯えられたＣＲＴディスプレイ用のｉ
ｌＪｔｍｌデータを選択した際は、メモリ制御回路２５
より同制御データに従うＣＲＴディスプレイコントロー
ルタイミングにてビデオメモリアドレス、ラスクアドレ
ス等が生成され、これに伴いビデオメモリ３、及びキャ
ラクタジェネレータ４がリードアクセス制御される。そ
してビデオメモリ３より読出されたキャラクタコードが
キャラクタジェネレータ４に与えられ、同じくビデオメ
モリ３より読出されたアトリビュート情報がキャラクタ
ジェネレータ４より読出されたパターンデータとともに
アトリビュート処理回路２６に与えられて、上記パター
ンデータがアトリピュート処理され、ディスプレイ制御
回路２７のＣＲＴディスプレイのタイミングコントロー
ルでＣＲＴ表示データとして図示しないＣＲＴディスプ
レイ装置に送られる。Further, the control data selection circuits 23 and 24 select the CRT display i stored in the CRT control data register 21 according to the display select signal @ (D-8EL).
When lJtml data is selected, the memory control circuit 25
A video memory address, a rask address, etc. are generated at the CRT display control timing according to the control data, and accordingly, read access to the video memory 3 and character generator 4 is controlled. Then, the character code read from the video memory 3 is given to the character generator 4, and the attribute information also read from the video memory 3 is given to the attribute processing circuit 26 together with the pattern data read from the character generator 4, and the above-mentioned pattern The data is subjected to attribute processing and is sent as CRT display data to a CRT display device (not shown) by the CRT display timing control of the display control circuit 27.
上述したような構成としたことにより、既存のＣＲＴデ
ィスプレイ用ソフトウェアにより、ＩＱＩＩｌの全く異
なるフラットパネルディスプレイを表示制御できる。又
、フラットパネルディスプレイに固有のビデオメモリを
用意することなく、ビデオメモリをＣＲＴディスプレイ
とフラットパネルディスプレイとで共用できる。又、Ｃ
ＲＴディスプレイの制御とフラットパネルディスプレイ
の制御をそれぞれ共通の回路素子（ここではゲートアレ
イ）で行なうことができる。With the above-described configuration, it is possible to display and control flat panel displays with completely different IQII levels using existing CRT display software. Further, the video memory can be shared between the CRT display and the flat panel display without having to prepare a video memory specific to the flat panel display. Also, C
Control of the RT display and control of the flat panel display can be performed using a common circuit element (here, a gate array).
尚、上記した実施例では、説明を分り易くするため、外
部のディスプレイセレクト信号（Ｄ−８ＥＬ）により、
制御データ選択回路２３．２４を切換制御してディスプ
レイ制御データを選択する構成としているが、これに限
らず、例えば上記制御データ選択回路２３．２４を不要
にし、上記ディスプレイセレクト信号により制御データ
変換回路２２を選択的にイネーブルにして制御データレ
ジスタ２１の内容を制御データ変換回路２２により変換
されたフラットパネルディスプレイ用の制御データに書
き換える構成とすることも可能である。In the above-mentioned embodiment, in order to make the explanation easier to understand, the external display select signal (D-8EL) is used to
Although the configuration is such that the control data selection circuits 23 and 24 are switched and controlled to select display control data, the present invention is not limited to this. 22 may be selectively enabled to rewrite the contents of the control data register 21 with control data for a flat panel display converted by the control data conversion circuit 22.
［発明の効果］
以上詳記したように本発明によれば、ＣＲＴディスプレ
イ及びフラットパネルディスプレイを制御対象とした表
示制御装置に於いて、ＣＲＴディスプレイの制御データ
を接続対象となるフラットパネルディスプレイの制御デ
ータに変換する制御データ変換回路と、上記ＣＲＴディ
スプレイの制御データ又はフラットパネルディスプレイ
の制御データを選択的に受けて同制御データに従い上記
各ディスプレイに共通のビデオメモリをアクセス制御す
るメモリ制御回路と、上記ＣＲＴディスプレイ制御デー
タ又はフラットパネルディスプレイ制御データを選択的
に受けて同制御データに従いＣＲＴディスプレイ又はフ
ラットパネルディスプレイを表示制御する表示制御回路
とを備えて、従来のＣＲＴディスプレイ用ソフトウェア
の互換性を維持しつつ、ビデオメモリ等のハードウェア
を共通化できる構成としたことにより、簡単かつ安価な
構成にて、ＣＲＴディ、スプレィ、及びフラットパネル
ディスプレイをサポートすることができる。[Effects of the Invention] As detailed above, according to the present invention, in a display control device that controls a CRT display and a flat panel display, the control data of the CRT display can be used to control the flat panel display to which it is connected. a control data conversion circuit that converts the data into data; a memory control circuit that selectively receives the control data of the CRT display or the control data of the flat panel display and controls access to a video memory common to each of the displays according to the control data; A display control circuit that selectively receives the above CRT display control data or flat panel display control data and controls the display of the CRT display or flat panel display according to the control data maintains compatibility with conventional CRT display software. However, by adopting a configuration in which hardware such as video memory can be shared, it is possible to support a CRT display, a display, and a flat panel display with a simple and inexpensive configuration.
第１図は本発明の一実施例を示すブロック図、第２図は
従来の構成を示すブロック図である。
１・・・ＣＰＵバス、２・・・ゲートアレイ（ＧＡ）、
３・・・ビデオメモリ（Ｖ−ＲＡＭ） 、４・・・キャ
ラクタジェネレータ（ＣＧ＞、２１・・・ＣＲＴ ＩＩ
ｍデータレジスタ（ＣＣＤＲ）、２２・・・制御デー
タ変換回路（ＣＤ−ＣＯＮＶ） 、２３．２４−・・制
御データ選択回路、２５・・・メモリ制御回路（Ｍ−Ｃ
ＴＬ）、２６・・・アトリビュート処理回路（ＡＴＴ）
、２７・・・ディスプレイ制御回路（ＤＩＳ−ＣＴＬ）
。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a block diagram showing a conventional configuration. 1...CPU bus, 2...Gate array (GA),
3...Video memory (V-RAM), 4...Character generator (CG>, 21...CRT II
m data register (CCDR), 22... control data conversion circuit (CD-CONV), 23.24-... control data selection circuit, 25... memory control circuit (M-C
TL), 26... attribute processing circuit (ATT)
, 27...Display control circuit (DIS-CTL)
.
Claims (1)
タを他の接続対象となるフラットパネルディスプレイの
制御データに変換する制御データ変換回路と、上記ＣＲ
Ｔディスプレイの制御データ又はフラットパネルディス
プレイの制御データを選択的に受けて同制御データに従
い上記各ディスプレイに共通のビデオメモリをアクセス
制御するメモリ制御回路と、上記ＣＲＴディスプレイ制
御データ又はフラットパネルディスプレイ制御データを
選択的に受けて同制御データに従いＣＲＴディスプレイ
又はフラットパネルディスプレイを表示制御する表示制
御回路とを具備してなることを特徴とする表示制御装置
。a control data conversion circuit that converts control data for a CRT display sent from the main control unit into control data for another flat panel display to be connected;
a memory control circuit that selectively receives T display control data or flat panel display control data and controls access to a video memory common to each of the displays in accordance with the control data; and the CRT display control data or flat panel display control data. A display control device comprising: a display control circuit that selectively receives the control data and controls the display of a CRT display or a flat panel display according to the control data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161505A JPS6221191A (en) | 1985-07-22 | 1985-07-22 | Display controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161505A JPS6221191A (en) | 1985-07-22 | 1985-07-22 | Display controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6221191A true JPS6221191A (en) | 1987-01-29 |
| JPH031675B2 JPH031675B2 (en) | 1991-01-11 |
Family
ID=15736336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60161505A Granted JPS6221191A (en) | 1985-07-22 | 1985-07-22 | Display controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6221191A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105292A (en) * | 1987-06-19 | 1989-04-21 | Toshiba Corp | Display control system |
| JPH0291A (en) * | 1987-07-31 | 1990-01-05 | Compaq Computer Corp | Method and apparatus for controlling video display device |
-
1985
- 1985-07-22 JP JP60161505A patent/JPS6221191A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105292A (en) * | 1987-06-19 | 1989-04-21 | Toshiba Corp | Display control system |
| JPH0291A (en) * | 1987-07-31 | 1990-01-05 | Compaq Computer Corp | Method and apparatus for controlling video display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH031675B2 (en) | 1991-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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