JPS62208657A - 温度補償形ｎ−チヤンネル電界効果トランジスタ構造を有するｃｍｏｓ入力レベルシフト回路 - Google Patents
温度補償形ｎ−チヤンネル電界効果トランジスタ構造を有するｃｍｏｓ入力レベルシフト回路Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
分野
本発明は、電界効果トランジスタ構造に関し、より詳細
には、温度補償形電界効果トランジスタ回路に関し且つ
温度変化を補償し目、つ特定の製造プロセスパラメータ
変化に比較的非依存的なトリップポイント又はスイッチ
ングポイントを有する反転０Ｍ０３回路に関する。
には、温度補償形電界効果トランジスタ回路に関し且つ
温度変化を補償し目、つ特定の製造プロセスパラメータ
変化に比較的非依存的なトリップポイント又はスイッチ
ングポイントを有する反転０Ｍ０３回路に関する。
背景
ＭＯ８電界効果トランジスタ（ＭＯＳＦＥＴ）は、温度
に対してかなり変化するドレイン電流を生じる。
に対してかなり変化するドレイン電流を生じる。
ＭＯ８ＦＥＴＬきい電圧は、種々の製造プロセスパラメ
ータ特にゲート酸化物の厚さ、及びＭＯ８ＦＥＴソース
並びにドレイン領域が拡散される半導体領域のトゝ−ピ
ンクレベルに大きく依存する。 ＭＯＳＦＥＴしきい電
圧はまだ、デバイスの温度に大きく依ｒＦする。当業者
は、ＭＯＳＦＥＴが、高密度高性能集積回路の製造に広
く用いられていることを知っている。０ＭＯ８（コンプ
リメンタリ・メタル・オキサイド゛・セミコン〃゛クタ
）集積構冶は、非常に高速度の低出力高性能集積回路を
作るように構成されたＰチャンネルＭＯ３ＦＥＴ及びＮ
チャンネルＭＯ８ＦＥＴを両方とも含んでいる。ＣＭＯ
Ｓ集積回路を、他の集積回路技術特にＴＴＬ（トランジ
スタートランジスタ論理）技術で実施される入力回路及
び出力回路でインターフェースすることが通常望ましい
。
ータ特にゲート酸化物の厚さ、及びＭＯ８ＦＥＴソース
並びにドレイン領域が拡散される半導体領域のトゝ−ピ
ンクレベルに大きく依存する。 ＭＯＳＦＥＴしきい電
圧はまだ、デバイスの温度に大きく依ｒＦする。当業者
は、ＭＯＳＦＥＴが、高密度高性能集積回路の製造に広
く用いられていることを知っている。０ＭＯ８（コンプ
リメンタリ・メタル・オキサイド゛・セミコン〃゛クタ
）集積構冶は、非常に高速度の低出力高性能集積回路を
作るように構成されたＰチャンネルＭＯ３ＦＥＴ及びＮ
チャンネルＭＯ８ＦＥＴを両方とも含んでいる。ＣＭＯ
Ｓ集積回路を、他の集積回路技術特にＴＴＬ（トランジ
スタートランジスタ論理）技術で実施される入力回路及
び出力回路でインターフェースすることが通常望ましい
。
このＴＴＬ技術は、大きなライン容量及び大きな出力負
荷を駆動するのに必要と々る大出力電流を生成すること
ができる。標準ＴＴＬ回路の論理「０」及び「１」レベ
ルはかがり変化する。ＴＴＬ論理「０」レベルに対する
典型的々値の範囲は、０．８ボルトからゼロボルトであ
る。ＴＴＬ ｉ’−１」しはルに対する値の典型的な範
囲は、３．５ボルトから２．７ボルトである。当業者は
理解しているように、適当に高い速度を有し且つＴＴＬ
入力レベルの上記の範囲の「最悪の場合」の値に正しく
応答することができる経済的なＣ１Ｍ０８人カバソファ
を設計することは非常にむずかしい。これは、典型的な
ＣＭＯＳインバータ構造の１トリツプポイント」即ち［
スイッチングポイント」が、回路温度及びＣＭ ＯＳ製
造パラメータと共にかなり変化するからであり、従って
ＴＴＬ互換性ＣＭＯＳ入力インバータの「最悪の場合」
の回路設計が非常にむずかしいからである。この問題を
更に複雑にするのは、標準的なＴＴＬ電源電圧であるア
ースと」−５ボルト以外の電源電圧でもってＣＭＯＳ回
路を作動することがしばしば重重しいという事実である
。ＣＭＯＳ回路は、広い範囲の電源電圧に渡って効果的
に動作できるという特徴を有しているが、ＣＭＯＳイン
バータ・スイッチングポイント即ちトリップポイントの
百分率で表わす変化度は、電源電圧の百分率で表わす変
化度にほぼ比例する。典型的−７ＣＭＯＳ回路の電源電
圧（ＶＤＤ）が上昇すると直ちに、この回路を標準的な
ＴＴＬ論理レベルでもって駆動することが不可能になる
。ＣＭＯＳ論理回路を含む論理回路に良好な雑音免疫性
を与えるために、集積回路チップの入力回路にヒステリ
シスを与えることがしばしば望ましい。これは一般的に
、非ラッチング人カバソファの・代わりに入力ラッチ回
路を用いることによって行々われる。しかし々がら、ラ
ッチ回路は、特にそれらが最悪の場合のＩ’ Ｔ Ｌ入
力電圧レベルに対して反応すべき場合に、より複雑で１
つより高価に々る。当業者は、ＣＭＯＳ入力回路にヒス
テリシスを与えると、ＴＴＬ互換性ＣＭＯＳ回路の製造
に際し遭遇するすでに困難な設計上の問題が更に複雑に
なることを知っている。
荷を駆動するのに必要と々る大出力電流を生成すること
ができる。標準ＴＴＬ回路の論理「０」及び「１」レベ
ルはかがり変化する。ＴＴＬ論理「０」レベルに対する
典型的々値の範囲は、０．８ボルトからゼロボルトであ
る。ＴＴＬ ｉ’−１」しはルに対する値の典型的な範
囲は、３．５ボルトから２．７ボルトである。当業者は
理解しているように、適当に高い速度を有し且つＴＴＬ
入力レベルの上記の範囲の「最悪の場合」の値に正しく
応答することができる経済的なＣ１Ｍ０８人カバソファ
を設計することは非常にむずかしい。これは、典型的な
ＣＭＯＳインバータ構造の１トリツプポイント」即ち［
スイッチングポイント」が、回路温度及びＣＭ ＯＳ製
造パラメータと共にかなり変化するからであり、従って
ＴＴＬ互換性ＣＭＯＳ入力インバータの「最悪の場合」
の回路設計が非常にむずかしいからである。この問題を
更に複雑にするのは、標準的なＴＴＬ電源電圧であるア
ースと」−５ボルト以外の電源電圧でもってＣＭＯＳ回
路を作動することがしばしば重重しいという事実である
。ＣＭＯＳ回路は、広い範囲の電源電圧に渡って効果的
に動作できるという特徴を有しているが、ＣＭＯＳイン
バータ・スイッチングポイント即ちトリップポイントの
百分率で表わす変化度は、電源電圧の百分率で表わす変
化度にほぼ比例する。典型的−７ＣＭＯＳ回路の電源電
圧（ＶＤＤ）が上昇すると直ちに、この回路を標準的な
ＴＴＬ論理レベルでもって駆動することが不可能になる
。ＣＭＯＳ論理回路を含む論理回路に良好な雑音免疫性
を与えるために、集積回路チップの入力回路にヒステリ
シスを与えることがしばしば望ましい。これは一般的に
、非ラッチング人カバソファの・代わりに入力ラッチ回
路を用いることによって行々われる。しかし々がら、ラ
ッチ回路は、特にそれらが最悪の場合のＩ’ Ｔ Ｌ入
力電圧レベルに対して反応すべき場合に、より複雑で１
つより高価に々る。当業者は、ＣＭＯＳ入力回路にヒス
テリシスを与えると、ＴＴＬ互換性ＣＭＯＳ回路の製造
に際し遭遇するすでに困難な設計上の問題が更に複雑に
なることを知っている。
当業者は、ＭＯ８Ｌきいデバイスを選択的に変更するた
めに標準的なＭＯＳ及び０ＭＯ８製造プロセスの種々の
修正を用い、これによってＴＴＬ入力信号のＭＯＳ及び
／又はＣＭＯＳ集積回路への効果的なインターフェース
を達成してきた。しかしながら、特定の目標、例えば、
製造プロセスのＭＯ８Ｌきい電圧を選択的に変更するこ
とを達成するためにいか々る標準的な製造プロセスを変
化させても、一般的には、受は入れがたいほど経費が高
く且つ破壊的であると見られる。
めに標準的なＭＯＳ及び０ＭＯ８製造プロセスの種々の
修正を用い、これによってＴＴＬ入力信号のＭＯＳ及び
／又はＣＭＯＳ集積回路への効果的なインターフェース
を達成してきた。しかしながら、特定の目標、例えば、
製造プロセスのＭＯ８Ｌきい電圧を選択的に変更するこ
とを達成するためにいか々る標準的な製造プロセスを変
化させても、一般的には、受は入れがたいほど経費が高
く且つ破壊的であると見られる。
ＴＴＬ論理しはルをＭＯＳ及び０Ｍ０３回路に効果的に
インターフェースする分野における業界の１５年にわた
る進歩にも拘わらず、ＭＯ８ＦＥＴＬきい電圧に影響す
るＭＯＳ製造パラメータ（例えばゲート酸化物の厚さ及
びチャンネルド−ヒ°ングレベル）に全く依存しない、
温度に比較的依存しない、適用されるＭＯＳ電源電圧に
比較的依存しない、且つ比較的高い雑音免疫性を有する
、ＴＴＬ入力信号をシフトするための非常に経済的で高
速のＴ Ｔ ＬＣＭ ＯＳ入力回路に対する需要が依然
として大きく残っている。
インターフェースする分野における業界の１５年にわた
る進歩にも拘わらず、ＭＯ８ＦＥＴＬきい電圧に影響す
るＭＯＳ製造パラメータ（例えばゲート酸化物の厚さ及
びチャンネルド−ヒ°ングレベル）に全く依存しない、
温度に比較的依存しない、適用されるＭＯＳ電源電圧に
比較的依存しない、且つ比較的高い雑音免疫性を有する
、ＴＴＬ入力信号をシフトするための非常に経済的で高
速のＴ Ｔ ＬＣＭ ＯＳ入力回路に対する需要が依然
として大きく残っている。
要約
従って、本発明の目的は、自己補償形ＭＯＳＦＥＴ特性
を効果的に与えるＭＯＳＦＥＴ回路を提供するととにあ
る。
を効果的に与えるＭＯＳＦＥＴ回路を提供するととにあ
る。
本発明の別の目的は、温度及び／又は特定のＭＯＳ処理
パラメータに対し所定の変化量又は変化範囲を有したＭ
ＯＳＦＥＴ）゛レイン電流を実際に生成するＭＯＳＦＥ
Ｔ回路構造を提供することにある。
パラメータに対し所定の変化量又は変化範囲を有したＭ
ＯＳＦＥＴ）゛レイン電流を実際に生成するＭＯＳＦＥ
Ｔ回路構造を提供することにある。
本発明の別の目的は、温度及び／又は特定の０ＭＯ８製
造プロセスパラメータに対して比較的安定なトリップポ
イントを有したＣＭＯＳインバータ回路を提供すること
にある。
造プロセスパラメータに対して比較的安定なトリップポ
イントを有したＣＭＯＳインバータ回路を提供すること
にある。
本発明の別の目的は、広い範囲の温度、ＣＭＯＳ処理パ
ラメータ、及び電源電圧に渡って入力ＴＴＬ論理レベル
の信頼度の高い変換を行う、ＣＭＯＳ集積回路における
安定なＴＴＬ互換性入力回路を提供することにある。
ラメータ、及び電源電圧に渡って入力ＴＴＬ論理レベル
の信頼度の高い変換を行う、ＣＭＯＳ集積回路における
安定なＴＴＬ互換性入力回路を提供することにある。
簡単に説明すると、本発明の１つの実施例によれば、本
発明は、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）
のソース及びトレイン電流が拡散される領域の延長部を
含む直列抵抗が、回路の温度に対し月つまた、ＭＯ８ｊ
、きい電圧に影響するＭＯＳ製造パラメータ、例えば、
ゲート酸化物の厚さ及びチャンネル領域のド−ピンクの
変動に対し電界効果トランジスタのドレイン電流の効果
的な補償を行う自己補償形ＭＯ３回路を提供する。上記
の構造において、その中を通るトレイン電流の流れによ
る直列抵抗の両端の電圧降下は、直列抵抗が真性ソース
抵抗と一緒になっている［−複合Ｊ ＭＯＳＦＥＴの有
効ＭＯ８ＦＥＴＬきい電圧の増加をもたらす。通常はＭ
ＯＳしきい電圧を増加せしめる温度の上昇によって、直
列抵抗が減少し、これによりＭＯＳＦＥＴの有効ＭＯ３
ＦＥＴＩ、、きい電圧の温度補償形減少を引き起こす。
発明は、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）
のソース及びトレイン電流が拡散される領域の延長部を
含む直列抵抗が、回路の温度に対し月つまた、ＭＯ８ｊ
、きい電圧に影響するＭＯＳ製造パラメータ、例えば、
ゲート酸化物の厚さ及びチャンネル領域のド−ピンクの
変動に対し電界効果トランジスタのドレイン電流の効果
的な補償を行う自己補償形ＭＯ３回路を提供する。上記
の構造において、その中を通るトレイン電流の流れによ
る直列抵抗の両端の電圧降下は、直列抵抗が真性ソース
抵抗と一緒になっている［−複合Ｊ ＭＯＳＦＥＴの有
効ＭＯ８ＦＥＴＬきい電圧の増加をもたらす。通常はＭ
ＯＳしきい電圧を増加せしめる温度の上昇によって、直
列抵抗が減少し、これによりＭＯＳＦＥＴの有効ＭＯ３
ＦＥＴＩ、、きい電圧の温度補償形減少を引き起こす。
本発明の上記の実施例において、この自己補償形ＭＯＳ
回路は、ドレイン電極がＰチャンネルプルアップＭＯ８
ＦＥＴのトレイン電流に接続されたインバータ・プルダ
ウンＭＯ８ＦＥＴ としてＣＭＯＳ反転回路に含まれて
おり、プルアップＭＯ８ＦＥＴとプルダウンＭＯ８ＦＥ
Ｔの両方のゲートが、ＴＴＬ論理信号が適用される入力
導体に接続されている。この第１ＰチャンネルアツプＭ
Ｏ３ＦＥＴと並列に、第２ＰチャンネルアンプＭＯ８Ｆ
ＥＴ が配設されており、この第２Ｐチャンネルアンプ
ＭＯ８ＦＥＴは、そのゲートが第２ＣＭＯＳ反転段階に
よって発生されるフィードバック信号に結合されていて
、ＭＯＳレベルシフト回路の「分極化された」ヒステリ
シス特性を与え、これによりＭＯＳレベルシフト回路の
トリップポイント即チスイッチングポイントをＣＭＯＳ
レベルシフト回路の両端に印加される電源電圧に比較的
依存しないようにさせる。ＮチャンネルＭＯＳＦＥＴの
重ドープＮ型ソース及びドレインが拡散されている軽ド
ープＰ型［ウェル−１又目１−タブ−１領域は、その軽
ドープＰ型タブ領域内に形成さねた屯ｌ゛−ゾＰ型接触
領域へのソース接触によってＮチャンネルＭＯＳＦ’Ｅ
ＴＩ・ランジスタのソースに電気的に短絡されている。
回路は、ドレイン電極がＰチャンネルプルアップＭＯ８
ＦＥＴのトレイン電流に接続されたインバータ・プルダ
ウンＭＯ８ＦＥＴ としてＣＭＯＳ反転回路に含まれて
おり、プルアップＭＯ８ＦＥＴとプルダウンＭＯ８ＦＥ
Ｔの両方のゲートが、ＴＴＬ論理信号が適用される入力
導体に接続されている。この第１ＰチャンネルアツプＭ
Ｏ３ＦＥＴと並列に、第２ＰチャンネルアンプＭＯ８Ｆ
ＥＴ が配設されており、この第２Ｐチャンネルアンプ
ＭＯ８ＦＥＴは、そのゲートが第２ＣＭＯＳ反転段階に
よって発生されるフィードバック信号に結合されていて
、ＭＯＳレベルシフト回路の「分極化された」ヒステリ
シス特性を与え、これによりＭＯＳレベルシフト回路の
トリップポイント即チスイッチングポイントをＣＭＯＳ
レベルシフト回路の両端に印加される電源電圧に比較的
依存しないようにさせる。ＮチャンネルＭＯＳＦＥＴの
重ドープＮ型ソース及びドレインが拡散されている軽ド
ープＰ型［ウェル−１又目１−タブ−１領域は、その軽
ドープＰ型タブ領域内に形成さねた屯ｌ゛−ゾＰ型接触
領域へのソース接触によってＮチャンネルＭＯＳＦ’Ｅ
ＴＩ・ランジスタのソースに電気的に短絡されている。
上記の回路は、ＰチャンネルＭＯ８ｌ、きい電圧及びＮ
チャンネルＭＯ８Ｌ、きい電圧の広い範囲にも拘わらず
且つ温度の広い変動にも拘わらず、最悪に適用されだＴ
ＴＬレベルに対し効果的で安価な高速度のインターフェ
ースを行うＴＴＬ互換性Ｃ（φＯ８入力回路を提供する
。
チャンネルＭＯ８Ｌ、きい電圧の広い範囲にも拘わらず
且つ温度の広い変動にも拘わらず、最悪に適用されだＴ
ＴＬレベルに対し効果的で安価な高速度のインターフェ
ースを行うＴＴＬ互換性Ｃ（φＯ８入力回路を提供する
。
このＣＭＯＳ入力回路はまた。高い電源電圧がＣＭＯＳ
入力レベルシフト回路に適用される時にＴＴＬ入力レベ
ルに正しく応答するように設計することができる。
入力レベルシフト回路に適用される時にＴＴＬ入力レベ
ルに正しく応答するように設計することができる。
実施例
本発明を説明するにあたって、先ず、基本的な公知のＣ
ＭＯＳインバータ構造及びその伝達特性を説明し、また
、その「トリップポイント」即ちスイッチングポイント
を定義するのが有用となろう。
ＭＯＳインバータ構造及びその伝達特性を説明し、また
、その「トリップポイント」即ちスイッチングポイント
を定義するのが有用となろう。
第２Ａ図について説明する。ＣＭ ＯＳインバータは、
ＮチャンネルＭＯ８ＦＥＴ１６及びＰチャンネルＭＯ８
ＦＥＴ１７を含んでおり、各々のＭＯＳＦＥＴは、その
ソースがその「バルク」又は「基板」端子に、即ち、比
較的軽＜ドープされた領域に接続されている。このピー
シされた領域においては、その重＜ｌ−９−）されたソ
ース及びドレイン領域が異なっている。
ＮチャンネルＭＯ８ＦＥＴ１６及びＰチャンネルＭＯ８
ＦＥＴ１７を含んでおり、各々のＭＯＳＦＥＴは、その
ソースがその「バルク」又は「基板」端子に、即ち、比
較的軽＜ドープされた領域に接続されている。このピー
シされた領域においては、その重＜ｌ−９−）されたソ
ース及びドレイン領域が異なっている。
参照番号１７Ａは、ＰチャンネルＭＯ３ＦＥＴ１７のバ
ルク端子を示し、参照番号１６Ａは、ＮチャンネルＭＯ
８ＦＥＴ１６のバルク端子を示している。ＭＯ８ＦＥＴ
１６及び１７のソースは、それぞれ、アース及び１−Ｖ
ＤＤに接続されている。ＭＯ８ＦＥＴ１６及び１７のゲ
ートは、両方とも、Ｖｉｎに接続されている。ＭＯ８Ｆ
ＥＴ１６及び１７のドレインは、両方とも、Ｖｏｕｔに
接続されている。
ルク端子を示し、参照番号１６Ａは、ＮチャンネルＭＯ
８ＦＥＴ１６のバルク端子を示している。ＭＯ８ＦＥＴ
１６及び１７のソースは、それぞれ、アース及び１−Ｖ
ＤＤに接続されている。ＭＯ８ＦＥＴ１６及び１７のゲ
ートは、両方とも、Ｖｉｎに接続されている。ＭＯ８Ｆ
ＥＴ１６及び１７のドレインは、両方とも、Ｖｏｕｔに
接続されている。
第２Ａ図のＣＭＯＳインバータのスイッチング動作を理
解するのに有用な「伝達特性」が、第１図に示されてい
る。ＶｉｎとＶｏｕ、ｔとの間の如何なる遅延も無視で
きるようにするために、入力電圧Ｖｉｎは、０から＋５
ボルトに非常にゆっくりと増加すると仮定する。更に、
ＶＤＤは、→−５ボルトに等しいと仮定する。時間に対
するＶｏｕｔのプロットは、カーノ１によって示される
。ＭＯＳＦＥＴ １６及び１７の形状は、それらが、基
本的には等しいが、相補的々ドレイン電流特性を有する
ように設計されていると仮定する。
解するのに有用な「伝達特性」が、第１図に示されてい
る。ＶｉｎとＶｏｕ、ｔとの間の如何なる遅延も無視で
きるようにするために、入力電圧Ｖｉｎは、０から＋５
ボルトに非常にゆっくりと増加すると仮定する。更に、
ＶＤＤは、→−５ボルトに等しいと仮定する。時間に対
するＶｏｕｔのプロットは、カーノ１によって示される
。ＭＯＳＦＥＴ １６及び１７の形状は、それらが、基
本的には等しいが、相補的々ドレイン電流特性を有する
ように設計されていると仮定する。
参照番号２Ａによって示されるように、Ｖｉｎカーブ２
が、０ボルトから＋５ボルトに向って増加すると、Ｖｏ
ｕ、ｔカーノ１のセグメン）ＩＡによって示されるよう
に、Ｖｏｕｔが＋５ボルトから０ボルトに（時間に対し
て）急激に減少する点に達する。ＶｏｕｔがＶｉｎに等
しくなる点が、参照番号３によって示されており、これ
は、ＣＭＯＳインバータのトリップポイント即ちスイッ
チングポイントとして定義される。
が、０ボルトから＋５ボルトに向って増加すると、Ｖｏ
ｕ、ｔカーノ１のセグメン）ＩＡによって示されるよう
に、Ｖｏｕｔが＋５ボルトから０ボルトに（時間に対し
て）急激に減少する点に達する。ＶｏｕｔがＶｉｎに等
しくなる点が、参照番号３によって示されており、これ
は、ＣＭＯＳインバータのトリップポイント即ちスイッ
チングポイントとして定義される。
ＣＭＯＳ集積回路において、トリップポイントは、しば
しば、ＶＤＤとアースとの中間点として定義されており
、この場合は、＋２５ボルトであり、ソースＶＤＤは、
＋５．０ボルトである。
しば、ＶＤＤとアースとの中間点として定義されており
、この場合は、＋２５ボルトであり、ソースＶＤＤは、
＋５．０ボルトである。
当業者は、以下のことを知っている。即ち、ＣＭＯＳイ
ンバータのトリップポイントの実際の値は、特定の０Ｍ
Ｏ８製造プロセスパラメータ、特にＰ及びＮチャンネル
ＭＯ８ＦＥＴのしきい電圧に太きく依存し、勿論、チャ
ンネル領域のドーピングレベル及びダート酸化物厚さを
含むこれらのしきい電圧を決定するパラメータに依存す
る。特定のＣＭＯＳインバータ回路のトリップポイント
の値はまた、ＣＭＯＳ集積回路が信頼できる程度に作動
することが期待される約−５０ｔＺ”〜＋５０Ｃの典型
的な仕様範囲に渡ってその温度が変化するとかなり変動
する。フォトエツチングパラメータ及び拡散パラメータ
によって影響され得るソース−ドレイン間隔（即ちチャ
ンネルの長さ）の変動は、ＣＭＯＳインバータのトリッ
プポイント電圧の変動を引き起こす。
ンバータのトリップポイントの実際の値は、特定の０Ｍ
Ｏ８製造プロセスパラメータ、特にＰ及びＮチャンネル
ＭＯ８ＦＥＴのしきい電圧に太きく依存し、勿論、チャ
ンネル領域のドーピングレベル及びダート酸化物厚さを
含むこれらのしきい電圧を決定するパラメータに依存す
る。特定のＣＭＯＳインバータ回路のトリップポイント
の値はまた、ＣＭＯＳ集積回路が信頼できる程度に作動
することが期待される約−５０ｔＺ”〜＋５０Ｃの典型
的な仕様範囲に渡ってその温度が変化するとかなり変動
する。フォトエツチングパラメータ及び拡散パラメータ
によって影響され得るソース−ドレイン間隔（即ちチャ
ンネルの長さ）の変動は、ＣＭＯＳインバータのトリッ
プポイント電圧の変動を引き起こす。
典型的な０ＭＯ８製造プロセスに対して第１図の点３の
トリップポイント電圧が変化すると予測され得る範囲は
、第１図において破線４Ａ及び４Ｂによって、即ち、約
＋１５ボルトと約＋３５ボルトとの間に仕切られている
。参照番号４Ｃによって示される２ボルトの差は、正常
なＣＭＯＳプロセスパラメータ変動から生じる典型的な
ＣＭＯＳ集積回集積回路インタミータップポイント電圧
の４０係変動を表わしており、これは、５ボルトのＶＤ
Ｄ値のパーセンテージとして表現される。
トリップポイント電圧が変化すると予測され得る範囲は
、第１図において破線４Ａ及び４Ｂによって、即ち、約
＋１５ボルトと約＋３５ボルトとの間に仕切られている
。参照番号４Ｃによって示される２ボルトの差は、正常
なＣＭＯＳプロセスパラメータ変動から生じる典型的な
ＣＭＯＳ集積回集積回路インタミータップポイント電圧
の４０係変動を表わしており、これは、５ボルトのＶＤ
Ｄ値のパーセンテージとして表現される。
前に説明したように、（扇ＯＳ ；ｉ稈（回路をＴＴＬ
論理回路にインターフェースすると、通常、０８ボルト
の最大論理「０」レベルと＋２０ボルトの最小「１」レ
ベルを生じるが、これは長い間解決でき々い問題であっ
た。これら２つのレベルの１２ボルトの差は、第１図の
典型的なＣＭＯＳインバータのトリップポイントに対す
る２ボルト範囲よりもかなり小さいことを銘記すべきで
ある。
論理回路にインターフェースすると、通常、０８ボルト
の最大論理「０」レベルと＋２０ボルトの最小「１」レ
ベルを生じるが、これは長い間解決でき々い問題であっ
た。これら２つのレベルの１２ボルトの差は、第１図の
典型的なＣＭＯＳインバータのトリップポイントに対す
る２ボルト範囲よりもかなり小さいことを銘記すべきで
ある。
捷だ、典型的なＣＭＯＳインバータに対する２ボルトト
リツプポイント電圧範囲の１５ボルト下端は、］２ボル
トの上側最悪ＴＴＩＪＯＪレベルから」一方に約０７ボ
ルトシフトされていることを銘記すべきである。これら
のことを考慮すると、同一の電源電圧レベルの間で作動
するＣＭＯＳ集積回路の入力に直接ＴＴＬ出力レベルを
適用することが明らかに困難となる。
リツプポイント電圧範囲の１５ボルト下端は、］２ボル
トの上側最悪ＴＴＩＪＯＪレベルから」一方に約０７ボ
ルトシフトされていることを銘記すべきである。これら
のことを考慮すると、同一の電源電圧レベルの間で作動
するＣＭＯＳ集積回路の入力に直接ＴＴＬ出力レベルを
適用することが明らかに困難となる。
Ｐチャンネル及びＮチャンネルＭＯ３ＦＥＴ １６及び
１７のチャンネル幅の比を変化させることにより、トリ
ップポイント３の電圧は、ＴＴＬ論理回路とのインター
フェース（でとって望才しい好適々ｏ８ボルドー２０ボ
ルト範囲の中間にまで下げることができるが、このよう
にしても、正常々処理パラメータヲ有スるＣＭＯＳイン
バータのトリップポイントの変化は、通常望ましくない
非対称ノイズマージンをもたらし、しばしばノイズがな
くても回路の不能をもたらし得る。
１７のチャンネル幅の比を変化させることにより、トリ
ップポイント３の電圧は、ＴＴＬ論理回路とのインター
フェース（でとって望才しい好適々ｏ８ボルドー２０ボ
ルト範囲の中間にまで下げることができるが、このよう
にしても、正常々処理パラメータヲ有スるＣＭＯＳイン
バータのトリップポイントの変化は、通常望ましくない
非対称ノイズマージンをもたらし、しばしばノイズがな
くても回路の不能をもたらし得る。
当業者は、ＣＭＯＳ集積回路が、広い範囲の電源電圧に
わたって作動できるという理論的利点を有していること
を知っている。これは、従来のＣＭＯＳインバータのト
リップポイントが、ＶＤＤの増加に比例して上昇するか
らである。しかし々から、正常なＣＭＯＳ製造プロセス
変動に対するトリップポイント電圧の上記の「窓」即ち
変動範囲も増加する。例えば、第３Ａ図のＣＭＯＳイン
バータのＶＤＤ電圧が、＋５ボルトから＋１５ボルトに
増加した場合、トリップポイント電圧３は、２．５ボル
トから７５ボルトに増加し、破ｍ４Ａの電圧は、３５ボ
ルトから１０５ボルトに増加し、破線４Ｂの電圧は。
わたって作動できるという理論的利点を有していること
を知っている。これは、従来のＣＭＯＳインバータのト
リップポイントが、ＶＤＤの増加に比例して上昇するか
らである。しかし々から、正常なＣＭＯＳ製造プロセス
変動に対するトリップポイント電圧の上記の「窓」即ち
変動範囲も増加する。例えば、第３Ａ図のＣＭＯＳイン
バータのＶＤＤ電圧が、＋５ボルトから＋１５ボルトに
増加した場合、トリップポイント電圧３は、２．５ボル
トから７５ボルトに増加し、破ｍ４Ａの電圧は、３５ボ
ルトから１０５ボルトに増加し、破線４Ｂの電圧は。
１５ボルトから＋４５ボ／ｌト４′ｒＣ増加する。明ら
かに、ＣＭＯＳインバータ回路は、ＴＴＬ論理レベルに
よって駆動されるという可能性をもはや有してい々い。
かに、ＣＭＯＳインバータ回路は、ＴＴＬ論理レベルに
よって駆動されるという可能性をもはや有してい々い。
第３Ａ図について説明する。望寸しいことは。
＋１５ボルトに等しいＶＤＤによって作動し得るＣＭＯ
Ｓ入力レベルシフタ回路を有することであり、そして図
示の伝達特性を有することである。第３Ａ図の破線４Ａ
／及び４Ｂ／ば、＋５ボルトの代わりに＋１５ボルトに
等しいＶＤＤを有する同一のＣＭＯＳインバータ（又は
その伝達回路が第１図に示されているＣＭＯＳインバー
タ）に対するトリップポイント範囲を示している。それ
ぞれ、＋２．０ボルト及び＋０８ボルトの電圧レベルの
破線８Ａ及び８Ｂは、ＴＴＬ論理レベルとの良好なイン
ターフェースに対するトリップポイントの望ましい最大
範囲を示している。
Ｓ入力レベルシフタ回路を有することであり、そして図
示の伝達特性を有することである。第３Ａ図の破線４Ａ
／及び４Ｂ／ば、＋５ボルトの代わりに＋１５ボルトに
等しいＶＤＤを有する同一のＣＭＯＳインバータ（又は
その伝達回路が第１図に示されているＣＭＯＳインバー
タ）に対するトリップポイント範囲を示している。それ
ぞれ、＋２．０ボルト及び＋０８ボルトの電圧レベルの
破線８Ａ及び８Ｂは、ＴＴＬ論理レベルとの良好なイン
ターフェースに対するトリップポイントの望ましい最大
範囲を示している。
斯かるＴＴＬ互換性ＣＭＯＳインターフェース回路（Ｖ
ＤＤ −＋１５ボルト）を設計するにあたって直面する
問題は、ＣＭＯＳインバータ最小トリントリップポイン
ト電圧５ボルトから＋０８ポルｉ・に減少させることで
あり、且つ最大ＣＭＯＳインバータトリップ７）？イン
ドを１０５ボルトから２．０ボルトに減少させることで
あるっ このような背景を念頭に入れて、本発明に係るＣＭＯＳ
入力回路】５を第２図に示す。ＰチャンネルＭＯ３ＦＥ
Ｔ １７及びＮチャンネル間Ｏ８ＦＥＴ１６ば、それら
のゲートがＶｉｎに且つそれらのドレインが導体２１に
接続されている。それらの各構造及び機能は、第２Ａ図
の従来のＣＭＯＳインバータにおけるＰチャンネル間Ｏ
８ＦＥＴ１７及びＮチャンネル間Ｏ８ＦＥＴ１６の構造
及び機能に類似している。しかしながら、本発明による
と、Ｎチャンネル間Ｏ８ＦＥＴ１６のバルク端子１６Ａ
は、接地されていない。そのかわり、ＮチャンネルＭＯ
８ＦＥＴのバルク端子１６Ａ及びソースは、抵抗器Ｒの
一方の端子に接続されており、この抵抗器Ｒの他方の端
子が接地されている。
ＤＤ −＋１５ボルト）を設計するにあたって直面する
問題は、ＣＭＯＳインバータ最小トリントリップポイン
ト電圧５ボルトから＋０８ポルｉ・に減少させることで
あり、且つ最大ＣＭＯＳインバータトリップ７）？イン
ドを１０５ボルトから２．０ボルトに減少させることで
あるっ このような背景を念頭に入れて、本発明に係るＣＭＯＳ
入力回路】５を第２図に示す。ＰチャンネルＭＯ３ＦＥ
Ｔ １７及びＮチャンネル間Ｏ８ＦＥＴ１６ば、それら
のゲートがＶｉｎに且つそれらのドレインが導体２１に
接続されている。それらの各構造及び機能は、第２Ａ図
の従来のＣＭＯＳインバータにおけるＰチャンネル間Ｏ
８ＦＥＴ１７及びＮチャンネル間Ｏ８ＦＥＴ１６の構造
及び機能に類似している。しかしながら、本発明による
と、Ｎチャンネル間Ｏ８ＦＥＴ１６のバルク端子１６Ａ
は、接地されていない。そのかわり、ＮチャンネルＭＯ
８ＦＥＴのバルク端子１６Ａ及びソースは、抵抗器Ｒの
一方の端子に接続されており、この抵抗器Ｒの他方の端
子が接地されている。
第２図の今説明した部分は、本発明に係る入力レイルシ
フト回路の最も基本的な実施例を構成している。しかし
々から、ＣＭＯＳ人カレベルシフト回路のより好捷しい
実施例によると、ＰチャンネルＭＯ８ＦＥＴ１９及びＮ
チャノ、ｉ、 ルＭＯ３ＦＥＴ２０を含む第２のイン
バータは、その入力がＶ ０１．Ｊ を導体２１に接け
されている。インバータ１９．２０の構造は、第２Ａ図
の従来のＣＭＯＳインバータの構造と同等であり得る。
フト回路の最も基本的な実施例を構成している。しかし
々から、ＣＭＯＳ人カレベルシフト回路のより好捷しい
実施例によると、ＰチャンネルＭＯ８ＦＥＴ１９及びＮ
チャノ、ｉ、 ルＭＯ３ＦＥＴ２０を含む第２のイン
バータは、その入力がＶ ０１．Ｊ を導体２１に接け
されている。インバータ１９．２０の構造は、第２Ａ図
の従来のＣＭＯＳインバータの構造と同等であり得る。
その出力は、導体２５に接続されている。出力２浮体５
から、ＰチャンネルＭＯ８ＦＥＴ １７に並列に接続さ
れたＰチャンネルＭＯ８ＦＥＴ］８のゲートへフィード
バックが行なわれる。ＰチャンネルＭＯ８ＦＥＴ１８の
バルク端子１８Ａは、＋ＶＤＤに接続されている。
から、ＰチャンネルＭＯ８ＦＥＴ １７に並列に接続さ
れたＰチャンネルＭＯ８ＦＥＴ］８のゲートへフィード
バックが行なわれる。ＰチャンネルＭＯ８ＦＥＴ１８の
バルク端子１８Ａは、＋ＶＤＤに接続されている。
所望に応じて、インバータドライバの入力が与エラれ、
このインバータドライバは、図示のように接続されたＰ
チャンネルＭＯ８ＦＥＴ ２２ 及ヒＮ ｆヤンネルＭ
Ｏ８ＦＥＴ２３を含んでいるｇ当業者は、Ｎチャンネル
ＭＯ８ＦＥＴのバルク電極（例えば２０゜２３）がアー
スより低い基準電圧に接続できることが判るであろう。
このインバータドライバは、図示のように接続されたＰ
チャンネルＭＯ８ＦＥＴ ２２ 及ヒＮ ｆヤンネルＭ
Ｏ８ＦＥＴ２３を含んでいるｇ当業者は、Ｎチャンネル
ＭＯ８ＦＥＴのバルク電極（例えば２０゜２３）がアー
スより低い基準電圧に接続できることが判るであろう。
第２図に示されている「アース」基準は、入力電圧を供
給するＴＴＬ回路の「アース」即ち共通基準より低くな
り得る。
給するＴＴＬ回路の「アース」即ち共通基準より低くな
り得る。
第３Ａ図及び第３Ｂ図に示されている伝達特性は、入力
レベルシフト回路１５のＶｊｎ及びＶｏｍｉｔ電圧を示
しており、これにおいて、ＶＤＤが＋１５ボルトである
と仮定し、捷だ入力信号Ｖｉｎの勾配が、ＶｉｎとＶｏ
ｕｔとの遅延が無視できる程度のものであると仮定して
いる。第３Ａ図のカーブは、Ｖｉｎが＋１５ボルトから
Ｏボルトにゆっくりと減少する時のＶｉｎ及びＶｏｕｔ
を示している。セグメント６Ａによって示されるように
、第１トリツプポイント８に達する捷でＶ ｉ、 ｎば
ゆっくりと減少するっトリップポイントで、Ｖｏｕｔは
、Ｖｏｕｔ波形７のセグメン）７Ａによって示されるよ
うに％０ボルトから＋１５ボルトに（時間に対して）急
激に増加する。破線・４１によって示されるトリップポ
イント電圧が、１５ポルトの公称値を有するようにＭＯ
８ＦＴ４Ｔデバイスの形状が選択される。
レベルシフト回路１５のＶｊｎ及びＶｏｍｉｔ電圧を示
しており、これにおいて、ＶＤＤが＋１５ボルトである
と仮定し、捷だ入力信号Ｖｉｎの勾配が、ＶｉｎとＶｏ
ｕｔとの遅延が無視できる程度のものであると仮定して
いる。第３Ａ図のカーブは、Ｖｉｎが＋１５ボルトから
Ｏボルトにゆっくりと減少する時のＶｉｎ及びＶｏｕｔ
を示している。セグメント６Ａによって示されるように
、第１トリツプポイント８に達する捷でＶ ｉ、 ｎば
ゆっくりと減少するっトリップポイントで、Ｖｏｕｔは
、Ｖｏｕｔ波形７のセグメン）７Ａによって示されるよ
うに％０ボルトから＋１５ボルトに（時間に対して）急
激に増加する。破線・４１によって示されるトリップポ
イント電圧が、１５ポルトの公称値を有するようにＭＯ
８ＦＴ４Ｔデバイスの形状が選択される。
入力レイル変換回路１５の動作は、ＰチャンネルＭＯ８
ＦＥＴ＋７及び１８が初期に両方ともオフとなるよう々
動作である。ＰチャンネルＭＯ３ＦＥＴ１７はオフであ
る。これは、ＶｉｎがＶＤＤに等しいがらである。Ｐチ
ャンネルＭＯ３ＦＥＴＨ３は、ＶｏｍｉｔがＯポルトで
あるだめオフであり、従って導体５の電圧は、＋ＶＤＤ
ボルトである。初めは、ＮチャンネルＭＯ３ＦＥＴ １
６は完全にオンである。Ｖｉｎが減少すると、Ｐチャン
ネルＭＯ３ＦＥＴ１７は、徐々にオンにカリ、一方Ｎチ
ャンネルＭＯ８ＦＥＴ＋６は、徐々にオフになり、これ
によりＶｏｍ」ｔを僅かに増加させる。トリップポイン
ト８の電圧に達するまでに、Ｖｏｕｔは急激に増加して
いる。この後ＣＭＯＳインバータ１９．２０がスイッチ
し、これにより導体２５の電圧をアースに向わせ、Ｐチ
ャンネルＭＯ８ＦＥＴ１８を完全にオンにする。その時
、並列のＰチャンネルＭＯ８ＦＥＴ１７及び１８は、急
激にＶｏｕｔを＋１５ボルトまで引き上げる。
ＦＥＴ＋７及び１８が初期に両方ともオフとなるよう々
動作である。ＰチャンネルＭＯ３ＦＥＴ１７はオフであ
る。これは、ＶｉｎがＶＤＤに等しいがらである。Ｐチ
ャンネルＭＯ３ＦＥＴＨ３は、ＶｏｍｉｔがＯポルトで
あるだめオフであり、従って導体５の電圧は、＋ＶＤＤ
ボルトである。初めは、ＮチャンネルＭＯ３ＦＥＴ １
６は完全にオンである。Ｖｉｎが減少すると、Ｐチャン
ネルＭＯ３ＦＥＴ１７は、徐々にオンにカリ、一方Ｎチ
ャンネルＭＯ８ＦＥＴ＋６は、徐々にオフになり、これ
によりＶｏｍ」ｔを僅かに増加させる。トリップポイン
ト８の電圧に達するまでに、Ｖｏｕｔは急激に増加して
いる。この後ＣＭＯＳインバータ１９．２０がスイッチ
し、これにより導体２５の電圧をアースに向わせ、Ｐチ
ャンネルＭＯ８ＦＥＴ１８を完全にオンにする。その時
、並列のＰチャンネルＭＯ８ＦＥＴ１７及び１８は、急
激にＶｏｕｔを＋１５ボルトまで引き上げる。
次に、第３Ｂ図を参照すると、入力レベルシフト回路１
５の逆のスイツチングが起きており、こ＼でＶｉｎは、
初期にばＯポルトであり、そしてゆっくりと＋１５ボル
トに上昇する。ＮチャンネルＭＯ８ＦＥＴ１６は初期に
は完全にオフであり、ＰチャンネルＭＯ３ＦＥＴ１７は
初期には、完全にオンである。
５の逆のスイツチングが起きており、こ＼でＶｉｎは、
初期にばＯポルトであり、そしてゆっくりと＋１５ボル
トに上昇する。ＮチャンネルＭＯ８ＦＥＴ１６は初期に
は完全にオフであり、ＰチャンネルＭＯ３ＦＥＴ１７は
初期には、完全にオンである。
Ｖｏｕｔｌは＋１５ボルトにあり、従って導体２５の電
圧はＯボルトにあり、これによりＰチャンネルＭＯ８Ｆ
ＥＴ］８もオンにする。、ＶｉｎがＯポルトからトリッ
プポイント８Ａｔで徐々に増加すると、ＮチャンネルＭ
Ｏ８ＦＥＴ］６は、時間に対して急速ｒ（オンにカリ始
め、一方ＰチャンネルＭＯ８ＦＥＴ １７はオフになり
始める。しかしながら、トリップポイント８Ａに達する
捷で、ＰチャンネルＭＯ８ＦＥＴ１８は完全にオンの状
態を保つ。ここで判るように、破線、１２によって示さ
れる第３Ｂ図のトリップポイント８Ａの電圧レベルは、
第３Ａ図におけるトリップポイント８の電圧よりも有意
に高く、これは、ＰチャンネルＭＯ８ＦＥＴ１７のみだ
けではなくてＰチャンネルＭＯ３ＦＥＴ１７及び１８の
両方がオンであるからである。
圧はＯボルトにあり、これによりＰチャンネルＭＯ８Ｆ
ＥＴ］８もオンにする。、ＶｉｎがＯポルトからトリッ
プポイント８Ａｔで徐々に増加すると、ＮチャンネルＭ
Ｏ８ＦＥＴ］６は、時間に対して急速ｒ（オンにカリ始
め、一方ＰチャンネルＭＯ８ＦＥＴ １７はオフになり
始める。しかしながら、トリップポイント８Ａに達する
捷で、ＰチャンネルＭＯ８ＦＥＴ１８は完全にオンの状
態を保つ。ここで判るように、破線、１２によって示さ
れる第３Ｂ図のトリップポイント８Ａの電圧レベルは、
第３Ａ図におけるトリップポイント８の電圧よりも有意
に高く、これは、ＰチャンネルＭＯ８ＦＥＴ１７のみだ
けではなくてＰチャンネルＭＯ３ＦＥＴ１７及び１８の
両方がオンであるからである。
第３Ａ図における破線４１によって示されるトリップポ
イント８の電圧レベルはまた第３Ｂ図に重ねられており
、この２つのトリップポイント電圧８（第３Ａ図）及び
８Ａ（第３Ｂ図）の電圧差は、参照番号４３によって示
されており、この電圧差は、入力レイル変換回路１５の
ヒステリンスを表わしている、 Ｖｉｎが第３Ｂ図におけるトリップポインｌ−８Ａを越
えて上昇すると、Ｖｏｕｔは更に減少する。この時まで
に、導体２５の電圧Ｖ ｏ ｕ、 ｔは、Ｐチャンネル
ＭＯ８ＦＥＴ１８を完全にオフにするように十分高く上
昇し、Ｖｉｎも壕だＰチャンネルＭＯ８ＦＥＴ１７を完
全にオフにするように十分減少していたのである。
イント８の電圧レベルはまた第３Ｂ図に重ねられており
、この２つのトリップポイント電圧８（第３Ａ図）及び
８Ａ（第３Ｂ図）の電圧差は、参照番号４３によって示
されており、この電圧差は、入力レイル変換回路１５の
ヒステリンスを表わしている、 Ｖｉｎが第３Ｂ図におけるトリップポインｌ−８Ａを越
えて上昇すると、Ｖｏｕｔは更に減少する。この時まで
に、導体２５の電圧Ｖ ｏ ｕ、 ｔは、Ｐチャンネル
ＭＯ８ＦＥＴ１８を完全にオフにするように十分高く上
昇し、Ｖｉｎも壕だＰチャンネルＭＯ８ＦＥＴ１７を完
全にオフにするように十分減少していたのである。
本発明によると、そのソース及びバルク端子が抵抗器Ｈ
に接続されたＮチャンネルＭＯ８ＦＥＴ １６から成る
回路は、［自己補償Ｊ ＭＯＳＦＥＴとして機能し、こ
＼で抵抗器Ｒの抵抗は、トリップポイント８及びｓＡ（
それぞれ第３Ａ図及び第３Ｂ図）が温度及び特定の処理
パラメータ変動から大きく非依存的となるように選択さ
れ得る。ＮチャンネルＭＯ８ＦＥＴ１６及び抵抗器Ｈの
組合せの動作を理解するために、第２図に示されている
ＮチャンネルＭＯ８ＦＥＴ１６及び抵抗器Ｒの接続を繰
り返し図示しだ第４Ａ図について説明し、そしてこの回
路の動作を第４Ｂ図に示されている類似しているが有意
に異なった構成と比較すると有用であろう。第４Ａ図及
び第４Ｂ図に示されている構成の相違は、第４Ａ図（ｌ
ておいてはＭＯＳＦＥＴ １６のバルク端子１ｆｉＡが
ＮチャンネルＭＯ８ＦＥＴ１６のソースに接続されてい
るが、第４Ｂ図においては接地されていることである。
に接続されたＮチャンネルＭＯ８ＦＥＴ １６から成る
回路は、［自己補償Ｊ ＭＯＳＦＥＴとして機能し、こ
＼で抵抗器Ｒの抵抗は、トリップポイント８及びｓＡ（
それぞれ第３Ａ図及び第３Ｂ図）が温度及び特定の処理
パラメータ変動から大きく非依存的となるように選択さ
れ得る。ＮチャンネルＭＯ８ＦＥＴ１６及び抵抗器Ｈの
組合せの動作を理解するために、第２図に示されている
ＮチャンネルＭＯ８ＦＥＴ１６及び抵抗器Ｒの接続を繰
り返し図示しだ第４Ａ図について説明し、そしてこの回
路の動作を第４Ｂ図に示されている類似しているが有意
に異なった構成と比較すると有用であろう。第４Ａ図及
び第４Ｂ図に示されている構成の相違は、第４Ａ図（ｌ
ておいてはＭＯＳＦＥＴ １６のバルク端子１ｆｉＡが
ＮチャンネルＭＯ８ＦＥＴ１６のソースに接続されてい
るが、第４Ｂ図においては接地されていることである。
これは、微妙であるが重要々相違である。その理由は、
回路動作中のＮチャンネルＭＯ８ＦＥＴ１６のしきい電
圧に対する式における「バルク類」は、ｌ＼１Ｏ８ＦＥ
Ｔ１６のソースの電圧が上列すると増加するからである
。当業者は理解しているように、ソース電圧が（以下の
式によって与えられるしきい電圧への公知の「ボディ効
果」□によって）上昇すると、第４Ｂ図のＭＯ８ＦＥＴ
１６のしきい電圧が急激に上列する。
回路動作中のＮチャンネルＭＯ８ＦＥＴ１６のしきい電
圧に対する式における「バルク類」は、ｌ＼１Ｏ８ＦＥ
Ｔ１６のソースの電圧が上列すると増加するからである
。当業者は理解しているように、ソース電圧が（以下の
式によって与えられるしきい電圧への公知の「ボディ効
果」□によって）上昇すると、第４Ｂ図のＭＯ８ＦＥＴ
１６のしきい電圧が急激に上列する。
（＋） ＶＴ−ＶＴＯ＋γ（Ｊ’玉］がπ璽７Ｖ１「
石−Ｆ７Ｗ７）ここでγ−ｉ （ｉ）、 φＦは材料
のフェルミ電位であり、ＣＯｘは、単位面積当りゲート
酸化物容量であり、Ｎはバルク材料の不純物濃度であり
、Ｖ Ｓ １３はソース−バルク電圧であり、これは第
４Ａ図の場合はゼロでありそして第４Ｂ図の場合はゼロ
よりも太きく 、 −ｉ ７’ｉ−第４Ａ図のｕｏｓｈ
″ＥＴ１６のしきい電圧は、一定であり且つｉｙ＋０Ｓ
ＦＥ’ｉ’ １６のソース電圧に依存しない状態を保つ
。
石−Ｆ７Ｗ７）ここでγ−ｉ （ｉ）、 φＦは材料
のフェルミ電位であり、ＣＯｘは、単位面積当りゲート
酸化物容量であり、Ｎはバルク材料の不純物濃度であり
、Ｖ Ｓ １３はソース−バルク電圧であり、これは第
４Ａ図の場合はゼロでありそして第４Ｂ図の場合はゼロ
よりも太きく 、 −ｉ ７’ｉ−第４Ａ図のｕｏｓｈ
″ＥＴ１６のしきい電圧は、一定であり且つｉｙ＋０Ｓ
ＦＥ’ｉ’ １６のソース電圧に依存しない状態を保つ
。
当業者はまだ了解しているように、ドレイン電流ＩＤは
、ゲートソース電圧としきい電圧との差の二乗に比例す
る。従って、第４Ａ図の自己補償形ＭＯ８ＦＥＴ回路の
ドレイン電流ＩＤは、第４Ｂ図の回路よりもＶＧＳの変
化に対して敏感である。
、ゲートソース電圧としきい電圧との差の二乗に比例す
る。従って、第４Ａ図の自己補償形ＭＯ８ＦＥＴ回路の
ドレイン電流ＩＤは、第４Ｂ図の回路よりもＶＧＳの変
化に対して敏感である。
本発明によると、以下により詳細に説明されるように、
この現象は、ＰチャンネルＭＯ８ＦＥＴＬきい電圧及び
ＮチャンネルＭＯ８ＦＥＴＬきい電圧に影響する温度変
動及びプロスパラメータ変動に対しＣＭＯＳインバータ
又はインバータ状回路のトリップポイント電圧の自動調
節又は補償を行々うだめに太いに有利に用いられる。し
かしながら、これを更に説明する前に、第５図に示され
ている構造のＣＭＯＳ集積回路レイアウトをこＸで説明
することが有用であろう。この構造は、第４Ａ図に示さ
れている自動調節ＭＯ８ＦＥＴ回路の基本的なＣＭＯＳ
集積回路として実施したものである。
この現象は、ＰチャンネルＭＯ８ＦＥＴＬきい電圧及び
ＮチャンネルＭＯ８ＦＥＴＬきい電圧に影響する温度変
動及びプロスパラメータ変動に対しＣＭＯＳインバータ
又はインバータ状回路のトリップポイント電圧の自動調
節又は補償を行々うだめに太いに有利に用いられる。し
かしながら、これを更に説明する前に、第５図に示され
ている構造のＣＭＯＳ集積回路レイアウトをこＸで説明
することが有用であろう。この構造は、第４Ａ図に示さ
れている自動調節ＭＯ８ＦＥＴ回路の基本的なＣＭＯＳ
集積回路として実施したものである。
第５図において、参照番号２７は、自己補償形ＭＯ８Ｂ
″ＥＴ回路を示しており、ここにおいてＰ−型「ウェル
」又は「タブ」領域がＮ型基板２９内に形成されている
。Ｐ−ウェル２８の上部において、理々の公知のシリコ
ソゲ−１０ＭＯ８製造プロセスの任意のプロセスを用い
て、一対のＮ十ドレイン及びソース領域３０Ａ及び３（
ＩＢのそれぞれが形成され、これによりＮチャンネルＭ
Ｏ３ＦＥＴ１６を形成する。
″ＥＴ回路を示しており、ここにおいてＰ−型「ウェル
」又は「タブ」領域がＮ型基板２９内に形成されている
。Ｐ−ウェル２８の上部において、理々の公知のシリコ
ソゲ−１０ＭＯ８製造プロセスの任意のプロセスを用い
て、一対のＮ十ドレイン及びソース領域３０Ａ及び３（
ＩＢのそれぞれが形成され、これによりＮチャンネルＭ
Ｏ３ＦＥＴ１６を形成する。
ドープされた多結晶シリコンが可能なゲート電極３２は
、ＮチャンネルＭＯ８ＦＥＴ１６のドレイン３０Ａとソ
ース３０Ｂとの間に延在しているチャンネル領域３２Ａ
の上にのっている。参照番号３３は、金属ドレイン接触
導体を示しており、こね、は酸化物開口３４を通してＮ
＋ルイン領域３ＯＡに対してオーム接続している。ドレ
イン電流ＩＤは、金属導体３３を）山って流れる。
、ＮチャンネルＭＯ８ＦＥＴ１６のドレイン３０Ａとソ
ース３０Ｂとの間に延在しているチャンネル領域３２Ａ
の上にのっている。参照番号３３は、金属ドレイン接触
導体を示しており、こね、は酸化物開口３４を通してＮ
＋ルイン領域３ＯＡに対してオーム接続している。ドレ
イン電流ＩＤは、金属導体３３を）山って流れる。
Ｐ十領域３１は、Ｎ＋ソース領域３０Ｂの下端部に隣接
したＰ−ウェル２８内に拡散されており、従ってこれに
よりＰ−ウェル２８に対してオーム電気接触［７ている
。金属導体；３５は、Ｎ十ソース領域３０ＢをＰ十領域
；３１に、従ってＮチャンネルＭＯＳシ゛ＥＴ １６の
バルク端子を形成しているＰ−ウェル２８に電気的に接
続し、これにより第４Ａ図に示すようにソースに短絡し
ている。
したＰ−ウェル２８内に拡散されており、従ってこれに
よりＰ−ウェル２８に対してオーム電気接触［７ている
。金属導体；３５は、Ｎ十ソース領域３０ＢをＰ十領域
；３１に、従ってＮチャンネルＭＯＳシ゛ＥＴ １６の
バルク端子を形成しているＰ−ウェル２８に電気的に接
続し、これにより第４Ａ図に示すようにソースに短絡し
ている。
本発明の好捷しい実施例によると、Ｐ−ウェル領域公ば
、Ｐ十接触領域３８がＰ−ウェル２８の下部に拡散され
ている点まで下方に所定の距離だけ延在している。接地
された電気導体３９はまた、Ｐ十領域３８に、従ってＰ
−ウェル２８の下部に、酸化物開口４０を通してオーム
接触する。Ｐ−ウェル２８の領域３７は、破線の分布抵
抗器３７ Ａによって示された抵抗器Ｒを構成している
。
、Ｐ十接触領域３８がＰ−ウェル２８の下部に拡散され
ている点まで下方に所定の距離だけ延在している。接地
された電気導体３９はまた、Ｐ十領域３８に、従ってＰ
−ウェル２８の下部に、酸化物開口４０を通してオーム
接触する。Ｐ−ウェル２８の領域３７は、破線の分布抵
抗器３７ Ａによって示された抵抗器Ｒを構成している
。
当業者は判るであろうが、Ｐ−ウェルあのド−ピ／グ又
は不純物濃度が増加すると、分布抵抗器Ｈの抵抗が減少
する。不純物濃度の斯かる増加はまだ、ＮチャンネルＭ
Ｏ３ＦＥＴ＋６のしきい電圧ＶＴＮを増加させる。斯く
して、不純物濃度又はその公称即ち設計値の増加がＰ−
ウェル２８に対して生じると、ＮチャンネルＭＯ８ＦＥ
Ｔ１６のしきい電圧が増加する。普通は、とれは、その
結果生じるしきい電圧■ＴＮの増加の二乗に比例する量
だけ１・゛レイン電流よりを減少させる。しかしながら
、抵抗器Ｒの抵抗も減少するため、ＮチャンネルＭＯ８
Ｌｌ’ＥＴ ＋６のゲート−ソース電子Ｖ０８の値が増
加し、とれによすＰ−ウェル路の不純物濃度の対応する
増加によって引き起こされるＶＴＮの増加を相殺又は補
償することが判る。
は不純物濃度が増加すると、分布抵抗器Ｈの抵抗が減少
する。不純物濃度の斯かる増加はまだ、ＮチャンネルＭ
Ｏ３ＦＥＴ＋６のしきい電圧ＶＴＮを増加させる。斯く
して、不純物濃度又はその公称即ち設計値の増加がＰ−
ウェル２８に対して生じると、ＮチャンネルＭＯ８ＦＥ
Ｔ１６のしきい電圧が増加する。普通は、とれは、その
結果生じるしきい電圧■ＴＮの増加の二乗に比例する量
だけ１・゛レイン電流よりを減少させる。しかしながら
、抵抗器Ｒの抵抗も減少するため、ＮチャンネルＭＯ８
Ｌｌ’ＥＴ ＋６のゲート−ソース電子Ｖ０８の値が増
加し、とれによすＰ−ウェル路の不純物濃度の対応する
増加によって引き起こされるＶＴＮの増加を相殺又は補
償することが判る。
本発明によると、抵抗器Ｒの抵抗の公称値を選択するこ
とができ、これによってＰ−ウェル２８の不純物濃度の
公称変動によって引き起こされるＶＴＮの変動について
の最適量の補償を与えるように。
とができ、これによってＰ−ウェル２８の不純物濃度の
公称変動によって引き起こされるＶＴＮの変動について
の最適量の補償を与えるように。
且つ温度及び！特定の処理パラメータの変動によって引
き起こされる１１チャンネルＭＯ８ＦＥＴ Ｌｎ いＶ
・Ｉ” Ｎ及びＰチャンネルＭＯ８ＦＥＴＬきいＶＴＰ
の変動に対し第２図の回路のトリップポイントを補償す
るのに必要々ＩＤの制御された変動を与えるようにする
ことができる。
き起こされる１１チャンネルＭＯ８ＦＥＴ Ｌｎ いＶ
・Ｉ” Ｎ及びＰチャンネルＭＯ８ＦＥＴＬきいＶＴＰ
の変動に対し第２図の回路のトリップポイントを補償す
るのに必要々ＩＤの制御された変動を与えるようにする
ことができる。
当業者は承知しているように、第５図の抵抗器Ｒの抵抗
は、温度が上昇すると増加する。もしＮチャンネルＭＯ
８ＦＥＴ しきい電圧ＶＴＮが一定であるとした場合、
この抵抗器Ｈの抵抗の増加によってＩＤの好ましく々い
減少が引き起こされることになる。しかしながら、■゛
■′Ｎの値は、実際には温度と共に減少するため、上記
の抵抗器Ｈの抵抗増加は自動的に、温度によるＶＴＮの
正常々減少を補償する傾向を示すっ 実際問題として、温度と共にＩＤの好ましい変動を生じ
させるために、温度によるしきい電圧ＶＴＮの変化の部
分的又は所定の「補償」を行うように抵抗器Ｈの抵抗を
選択することができる。本発明によると、ＩＤのこの変
化は、温度の変化によるＰチャンネルＭＯ８ＦＥＴ１７
のしきい電圧の変動を補償するのに用いられる。
は、温度が上昇すると増加する。もしＮチャンネルＭＯ
８ＦＥＴ しきい電圧ＶＴＮが一定であるとした場合、
この抵抗器Ｈの抵抗の増加によってＩＤの好ましく々い
減少が引き起こされることになる。しかしながら、■゛
■′Ｎの値は、実際には温度と共に減少するため、上記
の抵抗器Ｈの抵抗増加は自動的に、温度によるＶＴＮの
正常々減少を補償する傾向を示すっ 実際問題として、温度と共にＩＤの好ましい変動を生じ
させるために、温度によるしきい電圧ＶＴＮの変化の部
分的又は所定の「補償」を行うように抵抗器Ｈの抵抗を
選択することができる。本発明によると、ＩＤのこの変
化は、温度の変化によるＰチャンネルＭＯ８ＦＥＴ１７
のしきい電圧の変動を補償するのに用いられる。
第４Ａ図及び第４Ｂ図の回路における電流に対する式は
、以下の通りである。
、以下の通りである。
ここでＶＴは、式（１）で与えられ、Ｚｎ及びＬｎは、
ＭＯ８ＦＥＴ１６のチャンネル幅及びチャンネル長であ
り、μｎは、バルク材料の移動度に比例する定数である
。上記の式を用いて第４Ａ図及び第４Ｂ図の回路の動作
をシミュレーションすると以下のことが判る。即ち、ソ
ース及びドレインが形成されている材料の中に抵抗器Ｒ
が形成されている第４Ａ図の直接ソース−バルク接続の
効果は、温度に関するしきい電圧の増加及びバルク材料
の移動度の減少に対して電流よりを効果的に補償するこ
とである。
ＭＯ８ＦＥＴ１６のチャンネル幅及びチャンネル長であ
り、μｎは、バルク材料の移動度に比例する定数である
。上記の式を用いて第４Ａ図及び第４Ｂ図の回路の動作
をシミュレーションすると以下のことが判る。即ち、ソ
ース及びドレインが形成されている材料の中に抵抗器Ｒ
が形成されている第４Ａ図の直接ソース−バルク接続の
効果は、温度に関するしきい電圧の増加及びバルク材料
の移動度の減少に対して電流よりを効果的に補償するこ
とである。
本発明によると、Ｐ−ウェル路の領域３７の抵抗率の変
動は、Ｐ−ウェル路のドーピングレベルヲ制御すること
によって制御できる。当業者は、高抵抗率半導体材料が
、低抵抗率半導体材料よりも温度に対する変動が大きい
ことを知っている。この現象の結果、本発明によると、
Ｐ−ウェル２８よりもＰ−ウエル２８に隣接する領域３
７に実質的により高いあるいは低い抵抗率の材料を配設
するのが望ましい。
動は、Ｐ−ウェル路のドーピングレベルヲ制御すること
によって制御できる。当業者は、高抵抗率半導体材料が
、低抵抗率半導体材料よりも温度に対する変動が大きい
ことを知っている。この現象の結果、本発明によると、
Ｐ−ウェル２８よりもＰ−ウエル２８に隣接する領域３
７に実質的により高いあるいは低い抵抗率の材料を配設
するのが望ましい。
例えば、領域３７における抵抗率がＮチャンネルＭＯ８
ＦＥＴ１ｆ’＋のチャンネル領域の抵抗率より実質的に
高い場合、領域３７の抵抗率の温度係数は、チャンネル
領域の温度係数よりも大きく且つ非直線的となる。これ
について説明すると、第９図の上のカーブは、第５図の
領域：３７の抵抗率のより高い非直線温度変化を示して
おり、一方下のカーブは、ＭＯ３ＦＥＴ１６のチャンネ
ル領域の抵抗率のより低いより直線的々温度変化を示し
ている。
ＦＥＴ１ｆ’＋のチャンネル領域の抵抗率より実質的に
高い場合、領域３７の抵抗率の温度係数は、チャンネル
領域の温度係数よりも大きく且つ非直線的となる。これ
について説明すると、第９図の上のカーブは、第５図の
領域：３７の抵抗率のより高い非直線温度変化を示して
おり、一方下のカーブは、ＭＯ３ＦＥＴ１６のチャンネ
ル領域の抵抗率のより低いより直線的々温度変化を示し
ている。
領域３７のより高いシート抵抗によって、勿論、シート
抵抗が低い場合よりも少ないチップ面積を用いて抵抗器
Ｈの所望値をイ射ることができる。第９図（／こおける
」−のカーブの直線性は、温度変化に対する］゛レイン
電流ＴＤの値の所定の変化を与える上で有利に用いるこ
とができる。
抵抗が低い場合よりも少ないチップ面積を用いて抵抗器
Ｈの所望値をイ射ることができる。第９図（／こおける
」−のカーブの直線性は、温度変化に対する］゛レイン
電流ＴＤの値の所定の変化を与える上で有利に用いるこ
とができる。
第６図における参Ｊｊ（（番号４７は、入力レベルシフ
ト回路１５のトリップポイント電圧（Ｖ’ｒｎＴｐ）の
変化を温度の関数として示している。ここで判るように
、トリップポイント電圧は、基本的には一５０′Ｃから
＋１５０Ｃまでの範囲にわたって温度に依存し々い。カ
ーブ４８（ハ、Ｈのより低い値に対するトリップポイン
ト電圧の１リフトを示し、カーブ４９は、Ｒの値が０に
減少した制限的な場合について示している。カーブ５０
ば、Ｒの値がカーブ４７に対応する最適値を超えて増加
する時にどのように第２図の入力レベルシフト回路の電
圧］・リップポイントの温度変動が変化するかを示して
いる。
ト回路１５のトリップポイント電圧（Ｖ’ｒｎＴｐ）の
変化を温度の関数として示している。ここで判るように
、トリップポイント電圧は、基本的には一５０′Ｃから
＋１５０Ｃまでの範囲にわたって温度に依存し々い。カ
ーブ４８（ハ、Ｈのより低い値に対するトリップポイン
ト電圧の１リフトを示し、カーブ４９は、Ｒの値が０に
減少した制限的な場合について示している。カーブ５０
ば、Ｒの値がカーブ４７に対応する最適値を超えて増加
する時にどのように第２図の入力レベルシフト回路の電
圧］・リップポイントの温度変動が変化するかを示して
いる。
第７図に示したカーブは、第５図に示した自己補償形Ｎ
チャンネルＭＯ８ＦＥＴ構造を用いるＣＭＯＳインバー
タのトリップポイント電圧ＶＴＲＩＰの変化を関数Ｒで
示すグラフである。ＶＴＲＩＰの変化は、ＶＤＤのパー
センテージとして表現される。Ｒの抵抗は、Ｒの公称値
のパーセンテージとして表現される。このカーブは、本
発明に係る自動調節ＮチャンネルＭＯ３ＦＥＴ回路を組
み込んだｃｔｖｏｓインバータのトリップポイント電圧
の重要’ｌ！ｉ：調節が、Ｈの抵抗を変えるだけで、例
えば、その中のＮチャンネルＭＯ８ＦＥＴのチャンネル
幅を変えるだけで達成できることを示している。
チャンネルＭＯ８ＦＥＴ構造を用いるＣＭＯＳインバー
タのトリップポイント電圧ＶＴＲＩＰの変化を関数Ｒで
示すグラフである。ＶＴＲＩＰの変化は、ＶＤＤのパー
センテージとして表現される。Ｒの抵抗は、Ｒの公称値
のパーセンテージとして表現される。このカーブは、本
発明に係る自動調節ＮチャンネルＭＯ３ＦＥＴ回路を組
み込んだｃｔｖｏｓインバータのトリップポイント電圧
の重要’ｌ！ｉ：調節が、Ｈの抵抗を変えるだけで、例
えば、その中のＮチャンネルＭＯ８ＦＥＴのチャンネル
幅を変えるだけで達成できることを示している。
第８図は、２つのカーブ５２及び５３を示している。
カーブ５２は、ＶＤＤの５０係に等しい公称インバータ
トリップポイント電圧を生成するように設計された、第
５図の自己補償形ＮチャンネルＭＯ３ＦＥＴ回路を組み
込んだに Ｍ ＯＳイン−ミータ構造のトリップポイン
ト電圧Ｖ’ｒｒｕｐの変化の絶対値を表わしている。
トリップポイント電圧を生成するように設計された、第
５図の自己補償形ＮチャンネルＭＯ３ＦＥＴ回路を組み
込んだに Ｍ ＯＳイン−ミータ構造のトリップポイン
ト電圧Ｖ’ｒｒｕｐの変化の絶対値を表わしている。
カーブ５３は、ＶＤＤのＭに等しい公称トリップポイン
ト電圧を与えるように設計されたデバイスパラメータを
有するインバータ構造に対する類似のカーブである。こ
のカーブ５２及び５３の両方に対して、ＶＤＤが一定で
あると仮定している。捷だ、ＣＭＯＳインバータのＰチ
ャンネル及びＮチャンネルＭＯ８ＦＥＴのＭＯ３ＦＥＴ
形状が一定であると仮定している。各カーブにおける最
低点は、トリップポイント電圧ＶＴＲＩＰのドリフトを
温度に対して最小化する抵抗器Ｒの最適値を表わしてい
る。ここには図示されていないが、類似のカーブをプロ
ットすることにより、Ｐ−ウェル領域２８における不純
物濃度、ゲート酸化物の厚さ等の０ＭＯ８製造パラメー
タを含む種々の池のパラメータの最適値を求めることが
できる。
ト電圧を与えるように設計されたデバイスパラメータを
有するインバータ構造に対する類似のカーブである。こ
のカーブ５２及び５３の両方に対して、ＶＤＤが一定で
あると仮定している。捷だ、ＣＭＯＳインバータのＰチ
ャンネル及びＮチャンネルＭＯ８ＦＥＴのＭＯ３ＦＥＴ
形状が一定であると仮定している。各カーブにおける最
低点は、トリップポイント電圧ＶＴＲＩＰのドリフトを
温度に対して最小化する抵抗器Ｒの最適値を表わしてい
る。ここには図示されていないが、類似のカーブをプロ
ットすることにより、Ｐ−ウェル領域２８における不純
物濃度、ゲート酸化物の厚さ等の０ＭＯ８製造パラメー
タを含む種々の池のパラメータの最適値を求めることが
できる。
第２図のＰチャンネルＭＯ８ＦＥＴ１７．Ｎチャンネル
ＭＯ８ＦＥＴ１６及び抵抗器Ｒから成るＣ Ｍ ＯＳイ
ンバータ構造のトリップポイントの分析は、上記の式（
２ｊ （ＶＧ＝Ｖ 〕ｎ ）をＰチャンネルＭＯ８ＦＥ
Ｔを通る電流に対する！、下の式と同一化することによ
って行うことができる。
ＭＯ８ＦＥＴ１６及び抵抗器Ｒから成るＣ Ｍ ＯＳイ
ンバータ構造のトリップポイントの分析は、上記の式（
２ｊ （ＶＧ＝Ｖ 〕ｎ ）をＰチャンネルＭＯ８ＦＥ
Ｔを通る電流に対する！、下の式と同一化することによ
って行うことができる。
これらの式に基づくシミュレーションによれば、インバ
ータトリップポイントの効果的な温度補償をもたらすＮ
チャンネル及びＰチャンネルＭＯ８ＦＥＴ用のチャンネ
ル長の値を選択することができ、その際、第２図の回路
用の抵抗器Ｒは、従来のＣＭＯＳインバータ、あるいは
ＮチャンネルＭＯ８ＦＥＴ １６のバルクがそのソース
の代わりにアースに接続されていることを除いて第４Ａ
図のし１路に同等の回路の場合におけるよりも実質的に
小さな値、従って小さな物理的寸法である。
ータトリップポイントの効果的な温度補償をもたらすＮ
チャンネル及びＰチャンネルＭＯ８ＦＥＴ用のチャンネ
ル長の値を選択することができ、その際、第２図の回路
用の抵抗器Ｒは、従来のＣＭＯＳインバータ、あるいは
ＮチャンネルＭＯ８ＦＥＴ １６のバルクがそのソース
の代わりにアースに接続されていることを除いて第４Ａ
図のし１路に同等の回路の場合におけるよりも実質的に
小さな値、従って小さな物理的寸法である。
第５図に示されている構造以外の構造は簡単に想到する
ことができる。例えば、「閉鎖」ＮチャンネルＭＯ３Ｆ
ＥＴ構造を提供することができ、これにおいてソース領
域はドレイン領域を囲んでいる環状又は完全に閉鎖され
た領域である。、Ｐ−ウェル領域２８内の抵抗器Ｒの実
現（′こ−ｚ、１する閉鎖構造も、簡単に想到できる。
ことができる。例えば、「閉鎖」ＮチャンネルＭＯ３Ｆ
ＥＴ構造を提供することができ、これにおいてソース領
域はドレイン領域を囲んでいる環状又は完全に閉鎖され
た領域である。、Ｐ−ウェル領域２８内の抵抗器Ｒの実
現（′こ−ｚ、１する閉鎖構造も、簡単に想到できる。
更に、Ｐ−ウェル領域２８内に抵抗器Ｒを形成すること
は必要でない。抵抗器ＲがＰ−ウェル領域２８の外部に
配設された第５Ａ図に示されているもののよう々構造を
用いることができる。しかしながら、通常は、所定の温
度係数を有する抵抗器Ｒを用いて、第５Ａ図の回路構造
を使用した回路の他の素子の温度補償を行うＩＤに対す
るその効果を用いることができるようにするのが有利で
ある。
は必要でない。抵抗器ＲがＰ−ウェル領域２８の外部に
配設された第５Ａ図に示されているもののよう々構造を
用いることができる。しかしながら、通常は、所定の温
度係数を有する抵抗器Ｒを用いて、第５Ａ図の回路構造
を使用した回路の他の素子の温度補償を行うＩＤに対す
るその効果を用いることができるようにするのが有利で
ある。
斯くして、本発明は、電圧制御式温度補償ＭＯ８ＦＥＴ
又は電圧制御式抵抗器として実際上作動する単純なＭＯ
３ＦＥＴ回路構造を提供し、これにおいて、抵抗器Ｒが
ＮチャンネルＭＯＳＦＥＴソース及びトゝレイン領域が
形成された半導体材料内に実現される場合は特に、温度
の関数としてのドレイン電流の変化量は、効果的に制御
し得る。提供されているのは、典型的々最悪の場合のＴ
ＴＬ論理レベルを受け、そしてそれらを広い範囲の温度
変動、ある種のＣＭＯＳ処理パラメータ変化、及び電源
変化に渡つて内部０ＭＯ８論理レベルに正確に変換する
ＣＭＯＳ入力回路の物理寸法である。記述した構造は、
それらが必要とする回路素子が比較的少なく七つ必要と
する半導体チップ表面積が比較的小さいという点で経済
的である。本発明に係る温度補償形ＭＯ８ＦＥＴ又は電
圧制御式抵抗器は、上記以外の応用、例えば、精密電流
源、精密発振器、及び単−終端比較器等のデジタル又は
アナログ回路に用いることができる。本発明に係る温度
補償形ＭＯ８ＦＥＴ又は電圧制御式抵抗器の安定性によ
って、ユーザは以下のことを行うのがかなり簡単になる
と予測されるっ即ち、ＭＯＳ及びＣＭＯＳ集積回路を設
計すること、対応のＩＣ）第１・マスクを社内で製造す
ること、及びそのだめの処理マスクを、いわゆるシリコ
ン製造会社に委託して、ユーザが供給するフォトマスク
から集積回路を製造させること、である。種々のシリコ
ン製造会社（他の会社から供給されたフォトマスクを用
いて集積回路を処理することが専門の組織である）の製
造プロセスにおいて僅かに変化があっても、製造された
集積回路が作動不能に落ち入ったりあるいは性能が十分
でなかつたりするようなことにはならない。
又は電圧制御式抵抗器として実際上作動する単純なＭＯ
３ＦＥＴ回路構造を提供し、これにおいて、抵抗器Ｒが
ＮチャンネルＭＯＳＦＥＴソース及びトゝレイン領域が
形成された半導体材料内に実現される場合は特に、温度
の関数としてのドレイン電流の変化量は、効果的に制御
し得る。提供されているのは、典型的々最悪の場合のＴ
ＴＬ論理レベルを受け、そしてそれらを広い範囲の温度
変動、ある種のＣＭＯＳ処理パラメータ変化、及び電源
変化に渡つて内部０ＭＯ８論理レベルに正確に変換する
ＣＭＯＳ入力回路の物理寸法である。記述した構造は、
それらが必要とする回路素子が比較的少なく七つ必要と
する半導体チップ表面積が比較的小さいという点で経済
的である。本発明に係る温度補償形ＭＯ８ＦＥＴ又は電
圧制御式抵抗器は、上記以外の応用、例えば、精密電流
源、精密発振器、及び単−終端比較器等のデジタル又は
アナログ回路に用いることができる。本発明に係る温度
補償形ＭＯ８ＦＥＴ又は電圧制御式抵抗器の安定性によ
って、ユーザは以下のことを行うのがかなり簡単になる
と予測されるっ即ち、ＭＯＳ及びＣＭＯＳ集積回路を設
計すること、対応のＩＣ）第１・マスクを社内で製造す
ること、及びそのだめの処理マスクを、いわゆるシリコ
ン製造会社に委託して、ユーザが供給するフォトマスク
から集積回路を製造させること、である。種々のシリコ
ン製造会社（他の会社から供給されたフォトマスクを用
いて集積回路を処理することが専門の組織である）の製
造プロセスにおいて僅かに変化があっても、製造された
集積回路が作動不能に落ち入ったりあるいは性能が十分
でなかつたりするようなことにはならない。
以」−１本発明をその幾つかの特定の実施例に基づいて
説明してきたが、当業者は、本発明の真の精神及び範囲
から逸脱すること々く本発明の上記の実施例に種々の修
正を行うことができよう。実質的に同一の結果を達成す
るために実質的に同一の機能を、実質的に同一の方法に
よって実行するという点において上記の且つ特許請求の
範囲のデバイス及び方法に同等な全てのデバイス及び方
法は、本発明の範囲の中にあると意図される。例えば、
当業者は、ＰチャンネルＭＯ３ＦＥＴをＮチャンネル・
ウェル又けＮ型基板に形成できることが認識できるであ
ろう。
説明してきたが、当業者は、本発明の真の精神及び範囲
から逸脱すること々く本発明の上記の実施例に種々の修
正を行うことができよう。実質的に同一の結果を達成す
るために実質的に同一の機能を、実質的に同一の方法に
よって実行するという点において上記の且つ特許請求の
範囲のデバイス及び方法に同等な全てのデバイス及び方
法は、本発明の範囲の中にあると意図される。例えば、
当業者は、ＰチャンネルＭＯ３ＦＥＴをＮチャンネル・
ウェル又けＮ型基板に形成できることが認識できるであ
ろう。
第１図は、典型的なＣＭＯＳインバータ伝達特性の示す
図。第２図は、本発明に係る自動調節形ＴＴＬ互換性入
力回路の概略回路図。第２Ａ図は、従来のＣＭ ＯＳイ
ンバータの回路図。第３Ａ図及び第３Ｂ図は、第２図の
回路の動作及び利点を説明する上で有用なインバータ伝
達特性を示す図。第４Ａ図は、第２図の回路に使用され
た自動調節形１ｖｉＯ８ＦＥＴ回路の回路図。第４Ｂ図
は、第４Ａ図の回路の動作を比較によって説明するため
に含めた従来のソースフォロワ回路の略図。第５図は、
第４Ａ図の回路の集積回路ＣＭＯＳレイアウトの平面図
。 第５Ａ図は、抵抗器ＲがＰ−ウェル領域の外部にある集
積回路マスクＣＭＯＳレイアウトの平面図。第６図は、
温度及び入力ＭＯ８ＦＥＴのソースに直列に接続されて
いる抵抗の値の関数としてのトリップポイントの変化を
示すグラフ。第７図は、第２図の回路の入力ＭＯ８ＦＥ
Ｔのソースに接続されている直列抵抗の変化の関数とし
ての第２図の回路のトリップポイントの変化を示すグラ
フ。第８図は。 入力ＭＯ３ＦＥＴのソースに直列に接続された抵抗の関
数としてのトリップポイントの変化の値を示すグラフ。 第９図は、２つの異なったＭＯＳ製造プロセスの温度の
関数としての第５図の集積回路構造のソースに直列に接
続されている抵抗の抵抗率を示すグラフ。 １５・・ＣＭＯＳ入力回路 ］６．２（１，２３・・ＮチャンネルＭＯ８ＦＥＴ１７
、 ＋８．１９．２２・・ＰチャンネルＭＯ８ＦＥＴ２
５・・・導体 ２７・・・自己補償形ＭＯ８ＦＥＴ回路２８・・・Ｐ−
ウェル ２９・・・Ｎ型基板３ＯＡ・・・Ｎ″−
ドレイン領域 ３０Ｂ・・・Ｎ ソース領域 ；３２・・・ダート電極
３３・・・金属ドレイン接触導体 ３１・・・Ｐ領域 ３８・・・Ｐウェル領域（
外５名） 手続補正書 昭和６２年 ４月３日 特許庁長官 黒 １）明 雄 殿昭和６２年特許
願第２４４３９号 ２、発明の名称 温度？Ｉｌｉ償形Ｎ−チャンネル電界効果１ヘランジス
タ構造を有するＣＭＯＳ入カレベルシフト回路 ３、補正をづる者 事件との関係 特許出願人 住所 名 称 バー・ブラウン・］−ボレーション４、代理
人 １１ 所 東京都千代田区人手町二丁目２番１号新大
手町ビル ２０６号室 ５、補１トの対象
図。第２図は、本発明に係る自動調節形ＴＴＬ互換性入
力回路の概略回路図。第２Ａ図は、従来のＣＭ ＯＳイ
ンバータの回路図。第３Ａ図及び第３Ｂ図は、第２図の
回路の動作及び利点を説明する上で有用なインバータ伝
達特性を示す図。第４Ａ図は、第２図の回路に使用され
た自動調節形１ｖｉＯ８ＦＥＴ回路の回路図。第４Ｂ図
は、第４Ａ図の回路の動作を比較によって説明するため
に含めた従来のソースフォロワ回路の略図。第５図は、
第４Ａ図の回路の集積回路ＣＭＯＳレイアウトの平面図
。 第５Ａ図は、抵抗器ＲがＰ−ウェル領域の外部にある集
積回路マスクＣＭＯＳレイアウトの平面図。第６図は、
温度及び入力ＭＯ８ＦＥＴのソースに直列に接続されて
いる抵抗の値の関数としてのトリップポイントの変化を
示すグラフ。第７図は、第２図の回路の入力ＭＯ８ＦＥ
Ｔのソースに接続されている直列抵抗の変化の関数とし
ての第２図の回路のトリップポイントの変化を示すグラ
フ。第８図は。 入力ＭＯ３ＦＥＴのソースに直列に接続された抵抗の関
数としてのトリップポイントの変化の値を示すグラフ。 第９図は、２つの異なったＭＯＳ製造プロセスの温度の
関数としての第５図の集積回路構造のソースに直列に接
続されている抵抗の抵抗率を示すグラフ。 １５・・ＣＭＯＳ入力回路 ］６．２（１，２３・・ＮチャンネルＭＯ８ＦＥＴ１７
、 ＋８．１９．２２・・ＰチャンネルＭＯ８ＦＥＴ２
５・・・導体 ２７・・・自己補償形ＭＯ８ＦＥＴ回路２８・・・Ｐ−
ウェル ２９・・・Ｎ型基板３ＯＡ・・・Ｎ″−
ドレイン領域 ３０Ｂ・・・Ｎ ソース領域 ；３２・・・ダート電極
３３・・・金属ドレイン接触導体 ３１・・・Ｐ領域 ３８・・・Ｐウェル領域（
外５名） 手続補正書 昭和６２年 ４月３日 特許庁長官 黒 １）明 雄 殿昭和６２年特許
願第２４４３９号 ２、発明の名称 温度？Ｉｌｉ償形Ｎ−チャンネル電界効果１ヘランジス
タ構造を有するＣＭＯＳ入カレベルシフト回路 ３、補正をづる者 事件との関係 特許出願人 住所 名 称 バー・ブラウン・］−ボレーション４、代理
人 １１ 所 東京都千代田区人手町二丁目２番１号新大
手町ビル ２０６号室 ５、補１トの対象
Claims (9)
- （１）ＴＴＬ互換性ＣＭＯＳ入力反転回路において、 ａ）第１電源電圧導体に結合されたソース電極、入力導
体に結合されたゲート電極、ドレイン電極、及び上記第
１電源電圧導体に結合されたバルク電極を有する第１Ｐ
チャンネル絶縁ゲート電界効果トランジスタ、 ｂ）第１Ｎチャンネル絶縁ゲート電界効果トランジスタ
であつて、上記入力導体に結合されたゲート電極、上記
第１Ｐチャンネル絶縁ゲート電界効果トランジスタの上
記ドレイン電極に結合されたドレイン電極、ソース電極
、バルク電極、及び上記第１Ｎチャンネル絶縁ゲート電
界効果トランジスタの上記バルク電極とソース電極を結
合するための手段、を有する第１Ｎチャンネル絶縁ゲー
ト電界効果トランジスタ、及び ｃ）上記Ｎチャンネル絶縁ゲート電界効果トランジスタ
の上記ソース電極及び上記バルク電極に結合された第１
端子及び第２電源電圧導体に結合された第２端子を有す
る抵抗性手段であつて、上記ＣＭＯＳ入力反転回路のト
リップポイントを温度に対して補償するための抵抗性手
段、 を組み合わせて含み、また、上記第１及び第２絶縁ゲー
ト電界効果トランジスタの上記ドレイン電極に結合され
た第１出力導体を含むこと、を特徴とするＴＴＬ互換性
ＣＭＯＳ入力反転回路。 - （２）上記Ｎチャンネル絶縁ゲート電界効果トランジス
タのソース領域及びドレイン領域が、Ｎ型基板内に形成
された軽ドープＰ型ウェル領域の中に位置しており、上
記抵抗性手段が、上記軽ドープＰ型ウェル領域の中に含
まれており、上記抵抗性手段が、上記軽ドープＰ型ウェ
ル領域の延長部を含んでおり、該延長部が、上記Ｎチャ
ンネル絶縁電界効果トランジスタのチャンネル領域から
上記Ｎチャンネル絶縁ゲート電界効果トランジスタのソ
ース領域の反対側に位置していること、を特徴とする特
許請求の範囲第１項に記載のＴＴＬ互換性ＣＭＯＳ入力
反転回路。 - （３）上記抵抗性手段が、上記Ｎチャンネル電界効果ト
ランジスタのチャンネル領域の抵抗率と実質的に異なる
抵抗率を有しており、これにより、上記抵抗性手段が、
上記Ｎチャンネル電界効果トランジスタの上記抵抗性手
段の抵抗率と上記チャンネル領域の抵抗率が等しい場合
と実質的に異なる変化を上記Ｎチャンネル電界効果トラ
ンジスタのゲート・ソース電圧、従つてそのドレイン電
流に温度に対して生じるようにした、特許請求の範囲第
１項に記載のＴＴＬ互換性ＣＭＯＳ入力反転回路。 - （４）上記バルク電極及びソース電極を結合するための
上記手段が、上記Ｎチャンネル絶縁ゲート電界効果トラ
ンジスタのソース領域に隣接の上記軽ドープＰ型ウェル
領域内に位置している重ドープＰ型領域と、及び上記Ｎ
チャンネル絶縁電界効果トランジスタのソース領域と上
記重ドープＰ型領域を酸化物開口を通して接触せしめる
導電性金属手段と、を含むことを特徴とする特許請求の
範囲第２項に記載のＴＴＬ互換性ＣＭＯＳ入力反転回路
。 - （５）上記第１電源電圧導体に結合されたソース電極、
上記第１電源電圧導体に結合されたバルク電極、上記第
１Ｐチャンネル絶縁ゲート電界効果トランジスタのドレ
イン電極に結合されたドレイン電極、及びゲート電極を
有する第２Ｐチャンネル絶縁ゲート電界効果トランジス
タ、及び 上記第１出力導体に結合された入力を有し且つ上記第２
Ｐチャンネル絶縁ゲート電界効果トラスジスタの上記ゲ
ート電極に結合された第２出力導体を有するＣＭＯＳイ
ンバータ回路、 を含むヒステリシス回路を更に含むこと、を特徴とする
特許請求の範囲第２項に記載のＴＴＬ互換性ＣＭＯＳ入
力反転回路。 - （６）上記第２出力導体に結合された入力を有するＣＭ
ＯＳ出力ドライバ回路手段であつて、上記集積回路の他
のＣＭＯＳ回路に適用されるべきＣＭＯＳ論理レベルを
生成するためのＣＭＯＳ出力ドライバ回路手段を更に含
むこと、を特徴とする特許請求の範囲第５項に記載のＴ
ＴＬ互換性ＣＭＯＳ入力反転回路。 - （７）温度に対する所定の変化を有するドレイン電流を
生成するための絶縁ゲート電界効果トランジスタ回路に
おいて、 ａ）制御信号を受けるためのゲート電極、ソース電極、
上記ドレイン電流を供給するためのドレイン電極、及び
バルク電極を有する絶縁ゲート電界効果トランジスタ、 ｂ）上記ソース電極と上記バルク電極の両方に接続され
た第１端子及び基準電圧導体に接続された第２端子を有
する抵抗器、及び ｃ）上記ドレイン電極に接続され且つ上記絶縁ゲート電
界効果トランジスタの上記ドレイン電流に応答し且つ温
度に対する上記ドレイン電流の所定の変化を必要とする
温度依存回路、 を含むことを特徴とし、上記抵抗器が、温度に対する上
記ドレイン電流の上記所定変化の一部分を生成する温度
変化抵抗を有すること、を特徴とする絶縁ゲート電界効
果トランジスタ回路。 - （８）補償されたドレイン電流を供給するための絶縁ゲ
ート電界効果トランジスタ回路において、 ａ）上記ドレイン電流が流れるＮ型ドレイン領域及びＮ
型ソース領域であつて、両方共比較的軽くドープされた
Ｐ型領域内に位置しているそれら領域、及び制御信号を
受けるためのゲート電極、を有するＮチャンネル絶縁ゲ
ート電界効果トランジスタ、及び ｂ）上記ソース領域と基準電圧導体との間に結合された
抵抗性手段であつて、上記電界効果トランジスタを通つ
て流れる電流に応答して第１電圧を生成し、且つ上記第
１電圧を上記ソース領域と上記軽ドープＰ型領域の両方
に与えてそれにより上記自己補償形電界効果トランジス
タ回路の所定のドレイン電流が流れるときの有効しきい
電圧を上記ドレイン電流と上記抵抗性手段の抵抗の積に
対応する量だけ減少せしめるようにするための抵抗性手
段、 を含むこと、を特徴とする絶縁ゲート電界効果トランジ
スタ回路。 - （９）集積回路内に位置しているＮチャンネル絶縁ゲー
ト電界効果トランジスタのドレイン電流において温度に
対する所定の変化を生成する方法において、 ａ）共通ソースからＰ型不純物をＮ型領域の対応する第
１及び第２部分にそれぞれ拡散することにより半導体の
上記Ｎ型領域内に半導体材料の第１及び第２軽ドープＰ
型領域を同時に形成する段階、 ｂ）軽ドープＰ型半導体材料の上記第１領域内に重ドー
プＮ型ソース及びドレイン領域を形成する段階、及び ｃ）上記Ｎチャンネル絶縁電界効果トランジスタの上記
ドレイン電流における温度に対する上記所定の変化を提
供するために、軽ドープＰ型半導体材料の上記第２領域
の第１部分を上記ソース領域に電気的に接続し且つ電源
電圧導体と上記第１部分から十分に遠く離間された半導
体材料の上記第２軽ドープＰ型領域の第２部分との間に
電気的接続を形成することによつて半導体材料の上記第
２軽ドープＰ型領域内に抵抗を形成する段階、を含むこ
と、を特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/825,863 US4717836A (en) | 1986-02-04 | 1986-02-04 | CMOS input level shifting circuit with temperature-compensating n-channel field effect transistor structure |
| US825863 | 1997-04-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62208657A true JPS62208657A (ja) | 1987-09-12 |
Family
ID=25245089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62024439A Pending JPS62208657A (ja) | 1986-02-04 | 1987-02-04 | 温度補償形ｎ−チヤンネル電界効果トランジスタ構造を有するｃｍｏｓ入力レベルシフト回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4717836A (ja) |
| JP (1) | JPS62208657A (ja) |
| DE (1) | DE3703201A1 (ja) |
| FR (1) | FR2593981B1 (ja) |
| GB (2) | GB2186143B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011254060A (ja) * | 2010-06-04 | 2011-12-15 | Sharp Corp | 半導体装置 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62159006U (ja) * | 1986-03-31 | 1987-10-08 | ||
| JPH0831791B2 (ja) * | 1988-12-28 | 1996-03-27 | 三菱電機株式会社 | 半導体装置 |
| US4980583A (en) * | 1989-01-03 | 1990-12-25 | National Semiconductor Corporation | CMOS level shift circuit with active pull-up and pull-down |
| KR910009810B1 (ko) * | 1989-05-27 | 1991-11-30 | 삼성전자 주식회사 | Cmos 입력 버퍼 회로 |
| US4968905A (en) * | 1989-08-25 | 1990-11-06 | Ncr Corporation | Temperature compensated high speed ECL-to-CMOS logic level translator |
| US5396120A (en) * | 1991-04-10 | 1995-03-07 | Nippon Steel Corporation | Semiconductor integrated unit |
| FR2681978B1 (fr) * | 1991-09-26 | 1993-12-24 | Sgs Thomson Microelectronics Sa | Resistance de precision et procede de fabrication. |
| DE4137730C2 (de) * | 1991-11-15 | 1993-10-21 | Texas Instruments Deutschland | In einer Halbleiterschaltung integrierte Schaltungsanordnung |
| JP3184298B2 (ja) * | 1992-05-28 | 2001-07-09 | 沖電気工業株式会社 | Ｃｍｏｓ出力回路 |
| US5341045A (en) * | 1992-11-06 | 1994-08-23 | Intel Corporation | Programmable input buffer |
| JP3315178B2 (ja) * | 1993-02-19 | 2002-08-19 | 三菱電機株式会社 | レベルシフト回路 |
| US5973363A (en) * | 1993-07-12 | 1999-10-26 | Peregrine Semiconductor Corp. | CMOS circuitry with shortened P-channel length on ultrathin silicon on insulator |
| US5930638A (en) * | 1993-07-12 | 1999-07-27 | Peregrine Semiconductor Corp. | Method of making a low parasitic resistor on ultrathin silicon on insulator |
| US5864162A (en) * | 1993-07-12 | 1999-01-26 | Peregrine Seimconductor Corporation | Apparatus and method of making a self-aligned integrated resistor load on ultrathin silicon on sapphire |
| US5863823A (en) * | 1993-07-12 | 1999-01-26 | Peregrine Semiconductor Corporation | Self-aligned edge control in silicon on insulator |
| US5955893A (en) * | 1996-12-16 | 1999-09-21 | Macronix International Co., Ltd. | Power saving buffer circuit buffer bias voltages |
| JP2964975B2 (ja) * | 1997-02-26 | 1999-10-18 | 日本電気株式会社 | 高周波スイッチ回路 |
| FI114753B (fi) * | 1997-09-19 | 2004-12-15 | Nokia Corp | Lämpötilan kompensointi elektroniikkalaitteissa |
| US5977832A (en) * | 1997-12-18 | 1999-11-02 | Philips Electronics North America Corporation | Method of biasing an MOS IC to operate at the zero temperature coefficient point |
| JP3171177B2 (ja) * | 1998-12-15 | 2001-05-28 | 日本電気株式会社 | レベルシフト回路、該レベルシフト回路を用いた入力回路及び出力回路 |
| US6859408B2 (en) * | 2002-08-29 | 2005-02-22 | Micron Technology, Inc. | Current limiting antifuse programming path |
| US6650170B1 (en) * | 2002-09-27 | 2003-11-18 | Intel Corporation | Temperature compensated output driver |
| EP1577801A1 (en) * | 2004-03-15 | 2005-09-21 | Infineon Technologies AG | Device characterization concept |
| KR100605581B1 (ko) * | 2004-12-28 | 2006-07-31 | 주식회사 하이닉스반도체 | 콘택 저항의 온도 특성을 이용한 디지털 온도 감지기 및그를 사용한 셀프 리프레시 구동장치 |
| US8629704B2 (en) * | 2009-04-13 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Level shifters, integrated circuits, systems, and methods for operating the level shifters |
| US20110068410A1 (en) * | 2009-09-18 | 2011-03-24 | Garnett Martin E | Silicon die floorplan with application to high-voltage field effect transistors |
| US8547166B2 (en) * | 2011-07-29 | 2013-10-01 | Macronix International Co., Ltd. | Temperature compensation circuit and temperature compensated metal oxide semiconductor transistor using the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50122185A (ja) * | 1974-03-13 | 1975-09-25 | ||
| JPS5772429A (en) * | 1980-10-22 | 1982-05-06 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS61269530A (ja) * | 1985-05-24 | 1986-11-28 | Nec Corp | 相補型ｍｏｓインバ−タ回路 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4056033A (en) * | 1974-10-18 | 1977-11-01 | Matsushita Electric Industrial Co., Ltd. | Tone generator system for an electronic organ |
| US4209713A (en) * | 1975-07-18 | 1980-06-24 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor integrated circuit device in which difficulties caused by parasitic transistors are eliminated |
| US4072868A (en) * | 1976-09-16 | 1978-02-07 | International Business Machines Corporation | FET inverter with isolated substrate load |
| CH616024A5 (ja) * | 1977-05-05 | 1980-02-29 | Centre Electron Horloger | |
| US4264874A (en) * | 1978-01-25 | 1981-04-28 | Harris Corporation | Low voltage CMOS amplifier |
| NL7805068A (nl) * | 1978-05-11 | 1979-11-13 | Philips Nv | Drempelschakeling. |
| US4242604A (en) * | 1978-08-10 | 1980-12-30 | National Semiconductor Corporation | MOS Input circuit with selectable stabilized trip voltage |
| JPS5563871A (en) * | 1978-11-06 | 1980-05-14 | Nec Corp | Protector for field-effect transistor with insulated gate |
| US4188588A (en) * | 1978-12-15 | 1980-02-12 | Rca Corporation | Circuitry with unbalanced long-tailed-pair connections of FET's |
| US4333171A (en) * | 1979-09-04 | 1982-06-01 | Citizen Watch Co., Ltd. | Electronic timepiece with diffusion resistor for compensating threshold variations |
| US4430582A (en) * | 1981-11-16 | 1984-02-07 | National Semiconductor Corporation | Fast CMOS buffer for TTL input levels |
| DE3300869A1 (de) * | 1982-01-26 | 1983-08-04 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Logischer cmos-schaltkreis |
| JPS5943631A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | レベル変換入力回路 |
| US4612461A (en) * | 1984-02-09 | 1986-09-16 | Motorola, Inc. | High speed input buffer having substrate biasing to increase the transistor threshold voltage for level shifting |
-
1986
- 1986-02-04 US US06/825,863 patent/US4717836A/en not_active Expired - Lifetime
-
1987
- 1987-02-02 GB GB8702294A patent/GB2186143B/en not_active Expired - Fee Related
- 1987-02-03 DE DE19873703201 patent/DE3703201A1/de not_active Ceased
- 1987-02-03 FR FR878701259A patent/FR2593981B1/fr not_active Expired - Fee Related
- 1987-02-04 JP JP62024439A patent/JPS62208657A/ja active Pending
-
1989
- 1989-12-06 GB GB8927594A patent/GB2225913B/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50122185A (ja) * | 1974-03-13 | 1975-09-25 | ||
| JPS5772429A (en) * | 1980-10-22 | 1982-05-06 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS61269530A (ja) * | 1985-05-24 | 1986-11-28 | Nec Corp | 相補型ｍｏｓインバ−タ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011254060A (ja) * | 2010-06-04 | 2011-12-15 | Sharp Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2593981B1 (fr) | 1991-03-15 |
| GB2225913B (en) | 1990-08-22 |
| DE3703201A1 (de) | 1987-08-06 |
| FR2593981A1 (fr) | 1987-08-07 |
| GB2186143B (en) | 1990-08-29 |
| GB8927594D0 (en) | 1990-02-07 |
| GB2186143A (en) | 1987-08-05 |
| GB8702294D0 (en) | 1987-03-11 |
| US4717836A (en) | 1988-01-05 |
| GB2225913A (en) | 1990-06-13 |
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