DE3300869A1 - Logischer cmos-schaltkreis - Google Patents

Logischer cmos-schaltkreis

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DE3300869A1
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Description

T. E. Magee - 3 Fl 1165
n Go/Be
11. Januar 1983
Logischer CMOS-Schaltkreis
Die Priorität der Anmeldung Nr. 8202151 vom 26. Januar 1982 in Großbritannien wird beansprucht.
Die Erfindung beschäftigt sich mit integrierten Festkörperschaltungen, insbesondere mit Eingangsstufen für logische komplementäre Metall-Oxid-Silizium (CMOS) Schaltkreise.
Logische integrierte CMOS-Schaltungen werden in einer großen Vielfalt der Anwendungen dort verwendet, wo ihr geringer Leistungsverbrauch sich als besonderer Vorteil gegenüber anderen logischen Familien erweist. Ein bei allen Auslegungen von CMOS-Eingangsschaltc-tufen auftretendes Problem besteht darin, die erforderlichen Toleranzen ihrer Eingangs-Einschaltschwellw^rte zu erreichen, d. h.
den Schaltkreis TTL-Kompatibel zu machen, ungeachtet den damit in keiner Beziehung stehenden Produ/ctionsstreuungen der Kennwerte von P- und N-Kanal-Transistoren. Wo ein CMOS-Schaltkreis von einem einzelnen Hersteller in großen Mengen produziert wird, bedeutet dies kein unlösbares Problem, da die Maskenentwürfe auf die typischen Bauelementparameter angepaßt werden können und strikte Prozeßüberwachungen durchgeführt werden können. Soll jedoch ein Schaltkreis in geringer Menge von einer Vielzahl von Herstellern gefertig" werden, die sämtlich leicht unterschiedliche Herstellungstechniken anwenden, so ist e^ gegenwärtig erforderlich, einen Maskensatz für jeden Hersteller zu entwerfen, um bei den fertigen Schaltkreisen eine Gleichförmigkeit der elektrischen Eigenschaften zu gewährleisten. Dies ist eine sehr teure Porzedur und hat unvermeidbar für den fertigen Schaltkreis einen hohen Grundpreis zur Folge.
T. E. Magee - 3 - tj _ Fl 1165
Durch die Erfindung soll diener Nachteil auf ein Mindesmaß geführt bzw. vermieden werden.
Die Erfindung betrifft einen logischen CMOS-Schaltkreis mit einer Schalteranordnung, wie sie im Oberbegriff des Anspruchs angegeben ist.
Aufgabe der Erfindung ist, den Eingangs-Einschaltschwellwert der Schalteranordnung von den Toleranzen der Kennwerte der CMOS-Feldeffekttransistoren im wesentlichen unabhängig zu machen.
Dieser Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs angegebene Ausbildung gelöst.
Natürlich fallen unter die Bezeichnung CMOS, wie sie hier verwendet wird, sowohl Silicon-Gate- als auch Metall-Gateausbildungen, obwohl für die meisten Anwendungen die Silicon-Gate-Technik vorgezogen wird.
Eine Ausführungsform der Erfindung wird im folgenden anhand der Zeichnung beschrieben, deren einzige Figur einen logischen CMOS-Eingangsschaltkreis zeigt.
Der Schaltkreis enthält entsprechend der Figur zwei in Source-Drain-Reiheschaltuns liegende komplementäre Transistor-Daare mit den Transistoren TRl bis TR4, die zwischen dem positiven und dem negative:: Spannungsversorgungspol der Schaltung geschaltet sind. Die Gateelektrode des P-Kanal-Transistors TRl ist mit dem negativen Spannungsversorgungspol verbunden, während die des N-Kanal-Transistors TR4 am positiven Spannungsversorgungspol liegt. Diese beiden Transistoren werden somit leitend gehalten, wobei der an ihnen auftretende Spannungsabfall gleich ist der typischen Schwellspannung plus der wirksamen Gate-Antriebsspannung, welche
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zur Aufrechterhaltung des Drainstromflusses erforderlich ist.
Das Schalten erfolgt mittels der Transistoren TR2 und TR3, an deren Gateelektroden das Eingangssignal angelegt wird. Für den beispielsweise bei der Hälfte der Versorgungsspannung liegenden Schaltschwellwert muß VT (TRl) + Veff (TRl) + VT (TR2) + Veff (TR2) gleich sein YT (TR3) + Veff (TR3) + Vm (TR4) + Veff (TR4), wobei V™ die Schwellspannung des gekennzeichneten Transistors und Veff seine effektive Gatebetriebsspannung bedeuten. Da die Schwellwerte sämtliche N-PLanal- und sämtliche P-Kanal-Transistoren aufeinander abgestimmt sind, reduziere sich diese Bedingung auf Veff (TRl) + Veff (TR2) = Veff (TR3) + Veff (TR4).
Da außerdem der gleiche Strom durch alle Transistoren beim Schaltschwellwert fließt und da dieser Strom proportional (Veff) χ W χ L ist, wobei W und L die effektive Kanalbreite und Kanallänge des betreffenden Transistors sind, kann diese Bedingung dadurch erfüllt werden, daß die Abmessung von TRl gleich der von TR3 und die Abmessung von TR2 gleich der von TR4 gewählt wird.
Beim Schwellwert kann ferner TRl.in Reihe mit TR2 als unteres Glied eines Potentialteilers über die Spannungsquelle (vermindert um die gleiche Offset-Spannung an jedem Ende) aufgefaßt werden, wobei TR3 in Reihe i,iit TR4 als oberes Glied anzusehen ist. Die Einschaltschwellwertspannung kann somit vermindert (vergrößert) werden durch minderung (Vergrößerung) von Veff (TRl) + Veff (TR2) und Vergrößerung (Verminderung) von Veff (TR3) + Veff (TR4) werden, indem das W/L-Verhältnis von TR1/TR2 zu dem von TR3/TR4 geändert wird. Die günstigste Kompensation
T. E. Magee - 3 * S- Fl 1165
hinsichtlich der Produktionsstreuungen der Kennlinien bei Schwellwerten unterschiedlich von der Hälfte der Versorgungsspannung erfolgt nur dann, wenn TRl die gleiche Spannung wie TR2 und TR3 die gleiche Spannung wie TR4 am Schaltschwellwert abfallen lassen. Daher müssen die W/L-Verhältnisse der P-Kanalzonen zu denen der N-Kanalzonen in inverc-em Verhältnis zu ihren Beweglichkeiten gehalten werden, wobei die W/L-Verhältnisse des oberen Transistorpaares zu dem des unteren Transietorpaares zur Änderung des Schwellwertes variiert werden.
Vorzugsweise wird der beschriebene Schaltkreis in Form einer integrierten Festkörperschaltung "erwirklicht.
Leeseite

Claims (1)

  1. T. E. Magee - 3 Fl 1165
    Go/Be 11. Januar 1983
    Patentanspruch
    Logischer CMOS-Schaltkreis init einer Schalteranordnung aus einem Paar von komplementären in Source-Drain-Reihenschaltung angeordneten Isolierschicht-Feldeffekttransistoren, an deren miteinander verbundenen Gateelektroden das Eingangssignal angelegt wird, an deren miteinander verbundenen Drain-Elektroden das Ausgangssignal abgegriffen wird und die zwischen dem positiven Spannungsversorgungspol und dem negativen Spannungsversorgungspol einer Spannungsquelle liegen, dadurch gekennzeichnet,
    - daß die Source-Elektrode (s) des P-Kanal-Feldeffekttransistors (TR3) über die Source-Drain-Strecke eines N-Kanal-Feldeffekttransistors (TR4) mit dem positiven Spannungsversorgungspol verbunden ist, an dem die Gateelektrode des N-Ranal-Lastfeldeffekttransistors (TR/1) liegt und
    - daß die Source-Elektrode (s) des N-Kanal-Feldeffekttransistors (TR2) über die Source-Drain-Strecke eines P-Kanal-Lastfeldeffekttransistors (TRl) mit dem negativen Spannungsversorgungspol verbunden ist, an dem die Gateelektrode des P-Kanal-Lastfeldeffekttransistors liegt.
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