JPS6333801B2 - - Google Patents
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- JPS6333801B2 JPS6333801B2 JP56067454A JP6745481A JPS6333801B2 JP S6333801 B2 JPS6333801 B2 JP S6333801B2 JP 56067454 A JP56067454 A JP 56067454A JP 6745481 A JP6745481 A JP 6745481A JP S6333801 B2 JPS6333801 B2 JP S6333801B2
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- JP
- Japan
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- voltage
- mos transistor
- field effect
- insulated gate
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- Prior art date
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- 230000005669 field effect Effects 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000008188 pellet Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート電界効果トランジスタ（以
下MOSトランジスタと呼ぶ）を用いて作られた
シユミツト回路に関し、特にスレツシヨルド電圧
を正確に維持することのできるシユミツト回路に
関する。
下MOSトランジスタと呼ぶ）を用いて作られた
シユミツト回路に関し、特にスレツシヨルド電圧
を正確に維持することのできるシユミツト回路に
関する。
従来、大規模集積回路（LSI）等にシユミツト
回路を集積する場合、このシユミツト回路は第１
図に示す如く構成されていた。
回路を集積する場合、このシユミツト回路は第１
図に示す如く構成されていた。
第１図に示されたシユミツト回路は電源VDDと
接地間に直列接続された第１、第２及び第3MOS
トランジスタ１′，２′，３′と、電源VDDと第２
及び第３のMOSトランジスタ２′，３′の接続点
との間に接続された第4MOSトランジスタ４′と
から構成されている。第1MOSトランジスタ１′
のドレイン及びゲートは電源VDDに接続され、第
1MOSトランジスタ１′は言わゆる負荷MOSとし
ての働きを行ない、第1MOSトランジスタ１′の
ソースは第2MOSトランジスタ２′のドレイン及
び第4MOSトランジスタ４′のゲートに接続され
ると共に出力OUTとして出力されている。一方
入力電圧VINは第２及び第3MOSトランジスタ
２′，３′のゲートに印加され、第2MOSトランジ
スタ２′のソース及び第3MOSトランジスタ３′の
ドレインの接続点は第4MOSトランジスタ４′の
ソースに接続されている。尚MOSトランジスタ
１′，２′，３′，４′は同一ペレツト内に形成され
たＮチヤンネルMOSトランジスタである。
接地間に直列接続された第１、第２及び第3MOS
トランジスタ１′，２′，３′と、電源VDDと第２
及び第３のMOSトランジスタ２′，３′の接続点
との間に接続された第4MOSトランジスタ４′と
から構成されている。第1MOSトランジスタ１′
のドレイン及びゲートは電源VDDに接続され、第
1MOSトランジスタ１′は言わゆる負荷MOSとし
ての働きを行ない、第1MOSトランジスタ１′の
ソースは第2MOSトランジスタ２′のドレイン及
び第4MOSトランジスタ４′のゲートに接続され
ると共に出力OUTとして出力されている。一方
入力電圧VINは第２及び第3MOSトランジスタ
２′，３′のゲートに印加され、第2MOSトランジ
スタ２′のソース及び第3MOSトランジスタ３′の
ドレインの接続点は第4MOSトランジスタ４′の
ソースに接続されている。尚MOSトランジスタ
１′，２′，３′，４′は同一ペレツト内に形成され
たＮチヤンネルMOSトランジスタである。
次に第１図に示されたシユミツト回路の動作を
第２図を参照して説明する。第２図に於いて横軸
は入力電圧VIN、縦軸は各部の電圧が示される。
Vt1、Vt2、Vt3及びVt4は各々MOSトランジスタ
１′，２′，３′，４′のしきい値電圧であり、△
Vt1、△Vt2及び△Vt4は第１、第２及び第4MOS
トランジスタ１′，２′，４′のバツクゲートバイ
アス電圧である。一般にMOSトランジスタのチ
ヤンネルが形成される領域、即ちサブストレート
は接地されており、このサブストレートとソース
との間に発生する電圧に依つてバツクゲートバイ
アス電圧が生じる。
第２図を参照して説明する。第２図に於いて横軸
は入力電圧VIN、縦軸は各部の電圧が示される。
Vt1、Vt2、Vt3及びVt4は各々MOSトランジスタ
１′，２′，３′，４′のしきい値電圧であり、△
Vt1、△Vt2及び△Vt4は第１、第２及び第4MOS
トランジスタ１′，２′，４′のバツクゲートバイ
アス電圧である。一般にMOSトランジスタのチ
ヤンネルが形成される領域、即ちサブストレート
は接地されており、このサブストレートとソース
との間に発生する電圧に依つてバツクゲートバイ
アス電圧が生じる。
入力電圧VINが零ボルトである時、第２及び第
3MOSトランジスタ２′，３′はオフしており、第
1MOSトランジスタ１′のソース電圧V1がVDD−
（Vt1＋△Vt1）よりも低いと第1MOSトランジス
タ１′がオンして電圧V1をVDD−（Vt1＋△Vt1）に
引き上げる。従つて第4MOSトランジスタ４′の
ゲートにはVDD−（Vt1＋△Vt1）の電圧V1が印加
される。一方第4MOSトランジスタ４′のソース
電圧V2がV1−（Vt4＋△Vt4）即ちVDD−（Vt1＋△
Vt1）−（Vt4＋△Vt4）より低いと第4MOSトラン
ジスタ４′がオンして電圧V2をVDD−（Vt1＋△
Vt1）−（Vt4＋△Vt4）に引き上げる。即ち入力電
圧VINが零ボルトである時にはV1＝VDD−（Vt1＋
△Vt1）、V2＝VDD−（Vt1＋△Vt1）−（Vt4−△
Vt4）となつている。入力電圧VINが上昇して第
3MOSトランジスタ３′のしきい値電圧Vt3以上に
なると、第3MOSトランジスタ３′はオンし始め、
電流が第4MOSトランジスタ４′を介して流れる。
通常第３及び第4MOSトランジスタ３′，４′は同
一サイズで作られ、その場合電圧V2は入力電圧
VINが上昇するに従つてVDD−（Vt1＋△Vt1）−
（Vt4＋△Vt4）の電圧から横軸に対して45゜の角度
を有する補助線ａの如く降下し、入力電圧VINと
電圧V2との差がVt2＋△Vt2と一致した時、即ち
補助線ａとｂとが交叉した時第2MOSトランジス
タ２′がオンするので電圧V1が降下しそのため電
圧V2も降下するので第2MOSトランジスタ２′の
ゲート―ソース間電圧が大きくなり帰還作用に依
り電圧V1は更に降下し従つて電圧V1及びV2は急
激に接地レベル近傍に降下し第4MOSトランジス
タ４′はオフするはずである。しかしバツクゲー
トバイアス電圧△Vt2及び△Vt4はソース電圧V2
が降下することに依つてdVtだけ減少するもので
あり、実際には電圧V2は45゜以下の軌跡となり、
一方入力電圧VINから（Vt2＋△Vt2）を差し引い
た電圧は入力電圧VINがVt3と等しくなつた時点
から横軸に対し45゜以上の角度を有する補助線Ｃ
で表わされる。電圧V2と補助線ｃとが交叉する
時の入力電圧VINはスレツシヨルド電圧VTHとな
り、この電圧VTHは補助線ａとｂとの交点とも一
致している。これは第２及び第4MOSトランジス
タ２′，４′のソース電圧V2が共通であるために
バツクゲートバイアス電圧△Vt2及び△Vt4の変
化分dVtが互いにキヤンセルされてスレツシヨル
ド電圧VTHには影響を与えていないのである。
3MOSトランジスタ２′，３′はオフしており、第
1MOSトランジスタ１′のソース電圧V1がVDD−
（Vt1＋△Vt1）よりも低いと第1MOSトランジス
タ１′がオンして電圧V1をVDD−（Vt1＋△Vt1）に
引き上げる。従つて第4MOSトランジスタ４′の
ゲートにはVDD−（Vt1＋△Vt1）の電圧V1が印加
される。一方第4MOSトランジスタ４′のソース
電圧V2がV1−（Vt4＋△Vt4）即ちVDD−（Vt1＋△
Vt1）−（Vt4＋△Vt4）より低いと第4MOSトラン
ジスタ４′がオンして電圧V2をVDD−（Vt1＋△
Vt1）−（Vt4＋△Vt4）に引き上げる。即ち入力電
圧VINが零ボルトである時にはV1＝VDD−（Vt1＋
△Vt1）、V2＝VDD−（Vt1＋△Vt1）−（Vt4−△
Vt4）となつている。入力電圧VINが上昇して第
3MOSトランジスタ３′のしきい値電圧Vt3以上に
なると、第3MOSトランジスタ３′はオンし始め、
電流が第4MOSトランジスタ４′を介して流れる。
通常第３及び第4MOSトランジスタ３′，４′は同
一サイズで作られ、その場合電圧V2は入力電圧
VINが上昇するに従つてVDD−（Vt1＋△Vt1）−
（Vt4＋△Vt4）の電圧から横軸に対して45゜の角度
を有する補助線ａの如く降下し、入力電圧VINと
電圧V2との差がVt2＋△Vt2と一致した時、即ち
補助線ａとｂとが交叉した時第2MOSトランジス
タ２′がオンするので電圧V1が降下しそのため電
圧V2も降下するので第2MOSトランジスタ２′の
ゲート―ソース間電圧が大きくなり帰還作用に依
り電圧V1は更に降下し従つて電圧V1及びV2は急
激に接地レベル近傍に降下し第4MOSトランジス
タ４′はオフするはずである。しかしバツクゲー
トバイアス電圧△Vt2及び△Vt4はソース電圧V2
が降下することに依つてdVtだけ減少するもので
あり、実際には電圧V2は45゜以下の軌跡となり、
一方入力電圧VINから（Vt2＋△Vt2）を差し引い
た電圧は入力電圧VINがVt3と等しくなつた時点
から横軸に対し45゜以上の角度を有する補助線Ｃ
で表わされる。電圧V2と補助線ｃとが交叉する
時の入力電圧VINはスレツシヨルド電圧VTHとな
り、この電圧VTHは補助線ａとｂとの交点とも一
致している。これは第２及び第4MOSトランジス
タ２′，４′のソース電圧V2が共通であるために
バツクゲートバイアス電圧△Vt2及び△Vt4の変
化分dVtが互いにキヤンセルされてスレツシヨル
ド電圧VTHには影響を与えていないのである。
入力電圧VINが十分高い電圧から降下する場
合、入力電圧VINと電圧V2との電位差がしきい値
電圧Vt2とその時の電圧V2に於けるバツクゲート
バイアス電圧△Vt2（V2）との和、｛Vt2＋△Vt2
（V2）｝より小さくなつた時、即ち補助線ｃと電
圧V2とが交叉した時、第2MOSトランジスタ
２′がオフとなり、電圧V1は初期電圧VDD−（Vt1
＋△Vt1）に復帰すると共に第4MOSトランジス
タ４′が再びオンして電圧V2は所定の軌跡にな
る。更に入力電圧VINがしきい値電圧Vt3以下に
なると第3MOSトランジスタ３′がオフして電圧
V2は初期電圧VDD−（Vt1＋△Vt1）−（Vt4＋△
Vt4）に復帰する。
合、入力電圧VINと電圧V2との電位差がしきい値
電圧Vt2とその時の電圧V2に於けるバツクゲート
バイアス電圧△Vt2（V2）との和、｛Vt2＋△Vt2
（V2）｝より小さくなつた時、即ち補助線ｃと電
圧V2とが交叉した時、第2MOSトランジスタ
２′がオフとなり、電圧V1は初期電圧VDD−（Vt1
＋△Vt1）に復帰すると共に第4MOSトランジス
タ４′が再びオンして電圧V2は所定の軌跡にな
る。更に入力電圧VINがしきい値電圧Vt3以下に
なると第3MOSトランジスタ３′がオフして電圧
V2は初期電圧VDD−（Vt1＋△Vt1）−（Vt4＋△
Vt4）に復帰する。
また第２図に於いて電圧V2の軌跡と補助線ｃ
との交点から横軸に対して各々45゜の角度で補助
線ｄ及びｅを描くと、各々が縦軸と交叉する点間
の1/2の電圧がスレツシヨルド電圧VTHとなる。
即ちスレツシヨルド電圧VTHは VTH＝VDD−（Vt1＋△Vt1）−（Vt4＋△Vt4）＋dVt＋V
t3／２＋（Vt2＋△Vt2）−dVt／２ となる。ここでしきい値電圧Vt1、Vt2、Vt3、
Vt4はMOSトランジスタがすべて同一チツプ内に
形成されるため等しくなり、またバツクゲートバ
イアス電圧△Vt2及び△Vt4はソースが共通なた
め等しくなる。よつてスレツシヨルド電圧VTHは VTH＝VDD／２−△Vt1／２ となる。この式から明らかな様にスレツシヨルド
電圧VTHは電源VDDの1/2より第1MOSトランジス
タ１のバツクゲートバイアス電圧△Vt1の1/2だ
け小さくなつてしまい、正確に電源VDDの1/2に
規制することができない欠点があつた。また入力
電圧VINが長時間零ボルトのままであつた場合、
電圧V1の点はフローテイングとなり、通常のノ
イズやリーフ電流に依つて第1MOSトランジスタ
１′がオフ領域に入り電圧V1がVDD−（Vt1＋△
Vt1）より高くなつて不安定になると共に電圧V2
もVDD−（Vt1＋△Vt1）−（Vt4＋△Vt4）より高く
なりスレツシヨルド電圧VTHが不安定になる欠点
があつた。
との交点から横軸に対して各々45゜の角度で補助
線ｄ及びｅを描くと、各々が縦軸と交叉する点間
の1/2の電圧がスレツシヨルド電圧VTHとなる。
即ちスレツシヨルド電圧VTHは VTH＝VDD−（Vt1＋△Vt1）−（Vt4＋△Vt4）＋dVt＋V
t3／２＋（Vt2＋△Vt2）−dVt／２ となる。ここでしきい値電圧Vt1、Vt2、Vt3、
Vt4はMOSトランジスタがすべて同一チツプ内に
形成されるため等しくなり、またバツクゲートバ
イアス電圧△Vt2及び△Vt4はソースが共通なた
め等しくなる。よつてスレツシヨルド電圧VTHは VTH＝VDD／２−△Vt1／２ となる。この式から明らかな様にスレツシヨルド
電圧VTHは電源VDDの1/2より第1MOSトランジス
タ１のバツクゲートバイアス電圧△Vt1の1/2だ
け小さくなつてしまい、正確に電源VDDの1/2に
規制することができない欠点があつた。また入力
電圧VINが長時間零ボルトのままであつた場合、
電圧V1の点はフローテイングとなり、通常のノ
イズやリーフ電流に依つて第1MOSトランジスタ
１′がオフ領域に入り電圧V1がVDD−（Vt1＋△
Vt1）より高くなつて不安定になると共に電圧V2
もVDD−（Vt1＋△Vt1）−（Vt4＋△Vt4）より高く
なりスレツシヨルド電圧VTHが不安定になる欠点
があつた。
本発明は上述した欠点に鑑みて為されたもので
あり、スレツシヨルド電圧を正確に規制できるシ
ユミツト回路を提供するものである。以下図面を
参照して本発明を詳述する。
あり、スレツシヨルド電圧を正確に規制できるシ
ユミツト回路を提供するものである。以下図面を
参照して本発明を詳述する。
第３図は本発明の実施例を示す回路図であり、
５は抵抗素子、１，２，３，４はＮチヤンネル
（あるいはＰチヤンネル）から成る第１、第２、
第３及び第4MOSトランジスタであり、これらは
すべて同一ペレツト内に形成されている。抵抗素
子５、第１及び第2MOSトランジスタ１，２は電
源VDDと接地間に直列接続され、第１及び第
2MOSトランジスタ１，２のゲートには入力電圧
VINが印加される。更に電源VDDと第１及び第
2MOSトランジスタ１，２の接続点との間には第
３及び第4MOSトランジスタ３，４が直列接続さ
れ、第3MOSトランジスタ３のゲートは抵抗素子
５と第1MOSトランジスタ１のドレインとの接続
点の電圧V1が接続され、第4MOSトランジスタ
４のゲートはドレインに接続されている。また第
２、第３及び第4MOSトランジスタ２，３，４の
オン状態に於けるインピーダンスはスレツシヨル
ド電圧VTHを電源VDDの1/2に設定するために２：
１：１になる様各々のゲート幅が設定されてい
る。即ちゲート幅は飽和領域ではインピーダンス
の逆数の２乗に比列するからゲート幅の比は１：
４：４となり、第３及び第4MOSトランジスタ
３，４のゲート幅はチヤンネル長が同じならば第
2MOSトランジスタ２の４倍に形成される。
５は抵抗素子、１，２，３，４はＮチヤンネル
（あるいはＰチヤンネル）から成る第１、第２、
第３及び第4MOSトランジスタであり、これらは
すべて同一ペレツト内に形成されている。抵抗素
子５、第１及び第2MOSトランジスタ１，２は電
源VDDと接地間に直列接続され、第１及び第
2MOSトランジスタ１，２のゲートには入力電圧
VINが印加される。更に電源VDDと第１及び第
2MOSトランジスタ１，２の接続点との間には第
３及び第4MOSトランジスタ３，４が直列接続さ
れ、第3MOSトランジスタ３のゲートは抵抗素子
５と第1MOSトランジスタ１のドレインとの接続
点の電圧V1が接続され、第4MOSトランジスタ
４のゲートはドレインに接続されている。また第
２、第３及び第4MOSトランジスタ２，３，４の
オン状態に於けるインピーダンスはスレツシヨル
ド電圧VTHを電源VDDの1/2に設定するために２：
１：１になる様各々のゲート幅が設定されてい
る。即ちゲート幅は飽和領域ではインピーダンス
の逆数の２乗に比列するからゲート幅の比は１：
４：４となり、第３及び第4MOSトランジスタ
３，４のゲート幅はチヤンネル長が同じならば第
2MOSトランジスタ２の４倍に形成される。
次に第３図に示されたシユミツト回路の動作を
第４図を参照して説明する。第４図に於いて横軸
には入力電圧VIN、縦軸には各部の電圧が示され
ている。Vt1、Vt2、Vt3、Vt4は各々第１、第２、
第３、第4MOSトランジスタ１，２，３，４のし
きい値電圧でありまた△Vt1、△Vt3、△Vt4は第
１、第３、第4MOSトランジスタ１，３，４のソ
ース―サブストレート電圧に依つて生じるバツク
ゲートバイアス電圧である。
第４図を参照して説明する。第４図に於いて横軸
には入力電圧VIN、縦軸には各部の電圧が示され
ている。Vt1、Vt2、Vt3、Vt4は各々第１、第２、
第３、第4MOSトランジスタ１，２，３，４のし
きい値電圧でありまた△Vt1、△Vt3、△Vt4は第
１、第３、第4MOSトランジスタ１，３，４のソ
ース―サブストレート電圧に依つて生じるバツク
ゲートバイアス電圧である。
先ず入力電圧VINが零ボルトである時、第１及
び第2MOSトランジスタ１，２は共にオフであ
り、電圧V1には電源VDDが現われている。この状
態で電圧V2がV1−（Vt3＋△Vt3）、即ちVDD−
（Vt3＋△Vt3）より低いと第3MOSトランジスタ
３はオンとなりソース電圧V2をVDD−（Vt3＋△
Vt3）まで引き上げる。また電圧V3がV2−（Vt4
＋△Vt4）、即ちVDD−（Vt3＋△Vt3）−（Vt4＋△
Vt4）より低いと第4MOSトランジスタ４がオン
してソース電圧V3をVDD−（Vt3＋△Vt3）−（Vt4
＋△Vt4）まで引き上げる。即ち入力電圧VINが
零ボルトからVt2までの間はV1＝VDD、V2＝VDD
−（Vt3＋△Vt3）、V3＝VDD−（Vt3＋△Vt3）−
（Vt4＋△Vt4）となつている。
び第2MOSトランジスタ１，２は共にオフであ
り、電圧V1には電源VDDが現われている。この状
態で電圧V2がV1−（Vt3＋△Vt3）、即ちVDD−
（Vt3＋△Vt3）より低いと第3MOSトランジスタ
３はオンとなりソース電圧V2をVDD−（Vt3＋△
Vt3）まで引き上げる。また電圧V3がV2−（Vt4
＋△Vt4）、即ちVDD−（Vt3＋△Vt3）−（Vt4＋△
Vt4）より低いと第4MOSトランジスタ４がオン
してソース電圧V3をVDD−（Vt3＋△Vt3）−（Vt4
＋△Vt4）まで引き上げる。即ち入力電圧VINが
零ボルトからVt2までの間はV1＝VDD、V2＝VDD
−（Vt3＋△Vt3）、V3＝VDD−（Vt3＋△Vt3）−
（Vt4＋△Vt4）となつている。
入力電圧VINが第2MOSトランジスタ２のしき
い値電圧Vt2以上になると第2MOSトランジスタ
２がオンし始め電流が第３及び第4MOSトランジ
スタ３，４を介して流れる。第２、第３及び第
4MOSトランジスタ２，３，４のインピーダンス
の比は２：１：１であるので電圧V3は横軸に対
して45゜の角度を有する補助線ａで降下し、入力
電圧VINと電圧V3との差がVt1＋△Vt1となつた
時、即ち入力電圧VINからVt1＋△Vt1を引いた電
圧を示す補助線ｂと交叉した時第1MOSトランジ
スタ１がオンするはずであり、一方電圧V2は補
助線ａの降下量の1/2の降下量で降下する補助線
ｆとなるはずであるが、実際には第3MOSトラン
ジスタ３のバツクゲートバイアス電圧△Vt3が
dVt3（V2）減少し、第１及び第4MOSトランジス
タ１，４のバツクゲートバイアス電圧△Vt1及び
△Vt4がdVt4（V3）減少するため電圧V2は補助線
ｆよりdVt3（V2）高くなり、一方電圧V3は補助
線ａよりdVt3（V2）＋dVt4（V3）高くなる電圧で
降下する。また入力電圧VINからVt1＋△Vt1を引
いた電圧は入力電圧VINがVt2の時点から補助線
ｂより徐々に上昇しdVt4（V3）高くなる補助線ｃ
となる。従つてスレツシヨルド電圧VTHは電圧V3
と補助線ｃとが交叉した時点となり、補助線ａ及
びｂの交点よりやや高くなる。またスレツシヨル
ド電圧VTHは第１及び第4MOSトランジスタ１，
４のソースが共通であるためバツクゲートバイア
ス電圧△Vt1及び△Vt4がキヤンセルされて影響
を受けないことは従来と同じである。
い値電圧Vt2以上になると第2MOSトランジスタ
２がオンし始め電流が第３及び第4MOSトランジ
スタ３，４を介して流れる。第２、第３及び第
4MOSトランジスタ２，３，４のインピーダンス
の比は２：１：１であるので電圧V3は横軸に対
して45゜の角度を有する補助線ａで降下し、入力
電圧VINと電圧V3との差がVt1＋△Vt1となつた
時、即ち入力電圧VINからVt1＋△Vt1を引いた電
圧を示す補助線ｂと交叉した時第1MOSトランジ
スタ１がオンするはずであり、一方電圧V2は補
助線ａの降下量の1/2の降下量で降下する補助線
ｆとなるはずであるが、実際には第3MOSトラン
ジスタ３のバツクゲートバイアス電圧△Vt3が
dVt3（V2）減少し、第１及び第4MOSトランジス
タ１，４のバツクゲートバイアス電圧△Vt1及び
△Vt4がdVt4（V3）減少するため電圧V2は補助線
ｆよりdVt3（V2）高くなり、一方電圧V3は補助
線ａよりdVt3（V2）＋dVt4（V3）高くなる電圧で
降下する。また入力電圧VINからVt1＋△Vt1を引
いた電圧は入力電圧VINがVt2の時点から補助線
ｂより徐々に上昇しdVt4（V3）高くなる補助線ｃ
となる。従つてスレツシヨルド電圧VTHは電圧V3
と補助線ｃとが交叉した時点となり、補助線ａ及
びｂの交点よりやや高くなる。またスレツシヨル
ド電圧VTHは第１及び第4MOSトランジスタ１，
４のソースが共通であるためバツクゲートバイア
ス電圧△Vt1及び△Vt4がキヤンセルされて影響
を受けないことは従来と同じである。
入力電圧VINがスレツシヨルド電圧VTHとなつ
た時第1MOSトランジスタ１はオンとなり、電流
が抵抗素子５及び第１、第2MOSトランジスタ
１，２を介して流れるため電圧V3は更に降下し
第1MOSトランジスタ１のゲート―ソース電圧が
大きくなり、帰還作用に依り、電圧V1及び電圧
V3は急激に接地レベル近傍となる。一方第
3MOSトランジスタ３は電圧V1が降下すること
に依つてオフとなるので電圧V2はフローテイン
グ状態となり、ある電圧レベルに固定される。
た時第1MOSトランジスタ１はオンとなり、電流
が抵抗素子５及び第１、第2MOSトランジスタ
１，２を介して流れるため電圧V3は更に降下し
第1MOSトランジスタ１のゲート―ソース電圧が
大きくなり、帰還作用に依り、電圧V1及び電圧
V3は急激に接地レベル近傍となる。一方第
3MOSトランジスタ３は電圧V1が降下すること
に依つてオフとなるので電圧V2はフローテイン
グ状態となり、ある電圧レベルに固定される。
また入力電圧VINが十分高い電圧から降下し
て、入力電圧VINと電圧V3との差がVt1＋△Vt1以
下になつた時、即ち電圧V3と補助線ｃと交叉し
た時第1MOSトランジスタ１がオフとなるために
電圧V1は初期電圧VDDに、電圧V2及びV3は各々
の軌跡に復帰する。更に入力電圧VINがVt2以下
になると電圧V2及びV3は初期電圧即ちV2＝VDD
−（Vt3＋△Vt3）、V3＝VDD−（Vt3＋△Vt3）−
（Vt4＋△Vt4）になる。
て、入力電圧VINと電圧V3との差がVt1＋△Vt1以
下になつた時、即ち電圧V3と補助線ｃと交叉し
た時第1MOSトランジスタ１がオフとなるために
電圧V1は初期電圧VDDに、電圧V2及びV3は各々
の軌跡に復帰する。更に入力電圧VINがVt2以下
になると電圧V2及びV3は初期電圧即ちV2＝VDD
−（Vt3＋△Vt3）、V3＝VDD−（Vt3＋△Vt3）−
（Vt4＋△Vt4）になる。
上述の動作に於いてたとえ入力電圧VINが零ボ
ルトに長時間あつたとしても、電圧V1は抵抗素
子５に依つて電源VDDレベルに引き上げられてい
るためにフローテイング状態にはなり得ず、通常
のノイズやリークに依つてスレツシヨルド電圧
VTHがふらつくことは無くなる。
ルトに長時間あつたとしても、電圧V1は抵抗素
子５に依つて電源VDDレベルに引き上げられてい
るためにフローテイング状態にはなり得ず、通常
のノイズやリークに依つてスレツシヨルド電圧
VTHがふらつくことは無くなる。
更に第４図に於いて、入力電圧VIN＝VTHの時
のバツクゲートバイアス電圧△Vt3及び△Vt4の
変化幅はdVt3（V2）及びdVt4（V3）と等しいと
し、電圧V3と補助線ｃとの交点から各々横軸に
対して45゜の角度を有する補助線ｄ及びｅを描く
とスレツシヨルド電圧VTHは VTH＝VDD−（Vt3＋△Vt3）＋dVt3（V2）−（Vt4＋△V
t4）／２ ＋dVt4（V3）＋Vt2＋（Vt1＋△Vt1）−dVt1（V3）
／２ となる。ここで第１、第２、第３及び第4MOSト
ランジスタ１，２，３，４はすべて同一チツプ内
に形成されるためしきい値電圧Vt1、Vt2、Vt3、
Vt4はすべて等しくなり、また第１及び第4MOS
トランジスタ１，４のバツクゲートバイアス電圧
△Vt1及び△Vt4はソースが共通なため等しくな
つている。従つてスレツシヨルド電圧VTHは VTH＝VDD／２−△Vt3／２＋dVt3（V2）／２＝VDD／２
−△Vt3（V2）／２ となる。但し△Vt3−dVt3（V2）＝△Vt3（V2）と
する。しかしながら第３図に示されたシユミツト
回路に於いてはスレツシヨルド電圧VTHのふらつ
きは解消できたが、第3MOSトランジスタ３のバ
ツクゲートバイアス電圧によるVtシフト△Vt3
（V2）の影響が出てしまう。
のバツクゲートバイアス電圧△Vt3及び△Vt4の
変化幅はdVt3（V2）及びdVt4（V3）と等しいと
し、電圧V3と補助線ｃとの交点から各々横軸に
対して45゜の角度を有する補助線ｄ及びｅを描く
とスレツシヨルド電圧VTHは VTH＝VDD−（Vt3＋△Vt3）＋dVt3（V2）−（Vt4＋△V
t4）／２ ＋dVt4（V3）＋Vt2＋（Vt1＋△Vt1）−dVt1（V3）
／２ となる。ここで第１、第２、第３及び第4MOSト
ランジスタ１，２，３，４はすべて同一チツプ内
に形成されるためしきい値電圧Vt1、Vt2、Vt3、
Vt4はすべて等しくなり、また第１及び第4MOS
トランジスタ１，４のバツクゲートバイアス電圧
△Vt1及び△Vt4はソースが共通なため等しくな
つている。従つてスレツシヨルド電圧VTHは VTH＝VDD／２−△Vt3／２＋dVt3（V2）／２＝VDD／２
−△Vt3（V2）／２ となる。但し△Vt3−dVt3（V2）＝△Vt3（V2）と
する。しかしながら第３図に示されたシユミツト
回路に於いてはスレツシヨルド電圧VTHのふらつ
きは解消できたが、第3MOSトランジスタ３のバ
ツクゲートバイアス電圧によるVtシフト△Vt3
（V2）の影響が出てしまう。
第５図はバツクゲートバイアス電圧△Vt3を無
くしたシユミツト回路であり、第３図の回路と略
同じであるが、第３図に示された回路ではMOS
トランジスタ１，２，３，４のサブストレートが
すべて接地されていたのに対し第５図に示された
回路では第１、第２及び第4MOSトランジスタ
１，２，４のサブストレートが接地され、第
3MOSトランジスタ３のサブストレートはソース
に接続されているものである。即ち第3MOSトラ
ンジスタ３は他と分離して同一チツプ内に形成さ
れ、その分離された領域内のサブストレートをソ
ースと同電位にするものである。従つてバツクゲ
ートバイアス電圧はソース―サブストレート間に
生じる電圧に依つて誘起されるものであるからこ
の場合にはバツクゲートバイアス電圧によるVt
シフト△Vt3（V2）は零ボルトとなる。
くしたシユミツト回路であり、第３図の回路と略
同じであるが、第３図に示された回路ではMOS
トランジスタ１，２，３，４のサブストレートが
すべて接地されていたのに対し第５図に示された
回路では第１、第２及び第4MOSトランジスタ
１，２，４のサブストレートが接地され、第
3MOSトランジスタ３のサブストレートはソース
に接続されているものである。即ち第3MOSトラ
ンジスタ３は他と分離して同一チツプ内に形成さ
れ、その分離された領域内のサブストレートをソ
ースと同電位にするものである。従つてバツクゲ
ートバイアス電圧はソース―サブストレート間に
生じる電圧に依つて誘起されるものであるからこ
の場合にはバツクゲートバイアス電圧によるVt
シフト△Vt3（V2）は零ボルトとなる。
第６図は第５図に示された回路の動作図であ
り、基本的動作は第４図と略同じになる。第６図
に於いて、電圧V2はバツクゲートバイアス電圧
△Vt3が零ボルトとなつた分だけ高くなり、V2＝
VDD−Vt3となる。同様に電圧V3はV3＝VDD−Vt3
−（Vt4＋△Vt4）となる。従つてスレツシヨルド
電圧VTHは VTH＝VDD−Vt3−（Vt4＋△Vt4）＋dVt（V3）＋Vt2／
２＋（Vt1＋△Vt1）−dVt（V3）／２ となり、Vt1＝Vt2＝Vt3＝Vt4及び△Vt1＝△Vt4
であるからVTH＝１／２VDDとなる。従つて第５図に 示された回路に依ればスレツシヨルド電圧VTHは
電源VDDの1/2に正確に規定できると共にノイズ
やリークに依るふらつきを完全に解消できるもの
である。
り、基本的動作は第４図と略同じになる。第６図
に於いて、電圧V2はバツクゲートバイアス電圧
△Vt3が零ボルトとなつた分だけ高くなり、V2＝
VDD−Vt3となる。同様に電圧V3はV3＝VDD−Vt3
−（Vt4＋△Vt4）となる。従つてスレツシヨルド
電圧VTHは VTH＝VDD−Vt3−（Vt4＋△Vt4）＋dVt（V3）＋Vt2／
２＋（Vt1＋△Vt1）−dVt（V3）／２ となり、Vt1＝Vt2＝Vt3＝Vt4及び△Vt1＝△Vt4
であるからVTH＝１／２VDDとなる。従つて第５図に 示された回路に依ればスレツシヨルド電圧VTHは
電源VDDの1/2に正確に規定できると共にノイズ
やリークに依るふらつきを完全に解消できるもの
である。
本発明の実施例第３図及び第５図のシユミツト
回路に用いられた抵抗素子５は集積回路チツプ内
に不純物の拡散に依つて作られる拡散抵抗、ある
いはしきい値電圧に依る電圧降下のないデプレツ
シヨン型MOSトランジスタ、あるいは第１〜第
4MOSトランジスタとは逆導電型でゲートが第２
の電位に接続されたMOSトランジスタのいずれ
かに依つて作られる。
回路に用いられた抵抗素子５は集積回路チツプ内
に不純物の拡散に依つて作られる拡散抵抗、ある
いはしきい値電圧に依る電圧降下のないデプレツ
シヨン型MOSトランジスタ、あるいは第１〜第
4MOSトランジスタとは逆導電型でゲートが第２
の電位に接続されたMOSトランジスタのいずれ
かに依つて作られる。
上述の如く本発明に依れば抵抗素子を用いるこ
とに依つて出力のフローテイングが解消されスレ
ツシヨルド電圧VTHの安定化が実現できるもので
あり、更に出力電圧が電源VDDから接地レベルま
でフルスウイングするため低い電源でも有効に利
用することができるものである。また第3MOSト
ランジスタのサブストレートをソースに接続する
ことに依りバツクゲートバイアス電圧がスレツシ
ヨルド電圧に与える影響を完全に無くすことがで
き、スレツシヨルド電圧VTHを正確に電源VDDの
１／２に設定できるものである。
とに依つて出力のフローテイングが解消されスレ
ツシヨルド電圧VTHの安定化が実現できるもので
あり、更に出力電圧が電源VDDから接地レベルま
でフルスウイングするため低い電源でも有効に利
用することができるものである。また第3MOSト
ランジスタのサブストレートをソースに接続する
ことに依りバツクゲートバイアス電圧がスレツシ
ヨルド電圧に与える影響を完全に無くすことがで
き、スレツシヨルド電圧VTHを正確に電源VDDの
１／２に設定できるものである。
第１図は従来例を示す回路図、第２図は第１図
に示された回路の動作図、第３図は本発明の実施
例を示す回路図、第４図は第３図に示された回路
の動作図、第５図は本発明の他の実施例を示す回
路図、第６図は第５図に示された回路の動作図で
ある。 ５…抵抗素子、１…第1MOSトランジスタ、２
…第2MOSトランジスタ、３…第3MOSトランジ
スタ、４…第4MOSトランジスタ。
に示された回路の動作図、第３図は本発明の実施
例を示す回路図、第４図は第３図に示された回路
の動作図、第５図は本発明の他の実施例を示す回
路図、第６図は第５図に示された回路の動作図で
ある。 ５…抵抗素子、１…第1MOSトランジスタ、２
…第2MOSトランジスタ、３…第3MOSトランジ
スタ、４…第4MOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２の電位と、該電位間に直列接続
された抵抗素子、第１の絶縁ゲート電界効果トラ
ンジスタ、及び、第２の絶縁ゲート電界効果トラ
ンジスタと、前記第１の電位と前記第１及び第２
の絶縁ゲート電界効果トランジスタの接続点との
間に直列接続された第３及び第４の絶縁ゲート電
界効果トランジスタとを備え、前記第１及び第２
の絶縁ゲート電界効果トランジスタのゲートに入
力電圧が印加され、前記抵抗素子と第１の絶縁ゲ
ート電界効果トランジスタとの接続点が前記第３
の絶縁ゲート電界効果トランジスタのゲートに接
続されると共に出力電圧として取り出され、前記
第４の絶縁ゲート電界効果トランジスタのゲート
がそのドレインに接続されることを特徴とするシ
ユミツト回路。 ２ 特許請求の範囲第１項に於いて、前記第１、
第２、及び第４の絶縁ゲート電界効果トランジス
タのサブストレートは前記第２の電位に接続さ
れ、前記第３の絶縁ゲート電界効果トランジスタ
のサブストレートはそのソースに接続されること
を特徴とするシユミツト回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56067454A JPS57183119A (en) | 1981-05-02 | 1981-05-02 | Schmitt circuit |
| US06/373,603 US4475048A (en) | 1981-05-02 | 1982-04-30 | IGFET Schmitt circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56067454A JPS57183119A (en) | 1981-05-02 | 1981-05-02 | Schmitt circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57183119A JPS57183119A (en) | 1982-11-11 |
| JPS6333801B2 true JPS6333801B2 (ja) | 1988-07-07 |
Family
ID=13345392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56067454A Granted JPS57183119A (en) | 1981-05-02 | 1981-05-02 | Schmitt circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4475048A (ja) |
| JP (1) | JPS57183119A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4563595A (en) * | 1983-10-27 | 1986-01-07 | National Semiconductor Corporation | CMOS Schmitt trigger circuit for TTL logic levels |
| JPS6276813A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 絶縁ゲ−ト型シユミツト回路 |
| JPS63236407A (ja) * | 1987-03-25 | 1988-10-03 | Toshiba Corp | 半導体回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2252130C2 (de) * | 1972-10-24 | 1978-06-08 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte Schmitt-Trigger-Schaltung aus Isolierschicht-Feldeffekttransistoren |
| DE2519323C3 (de) * | 1975-04-30 | 1979-07-12 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Statisches Drei-Transistoren-Speicherelement |
| US4071784A (en) * | 1976-11-12 | 1978-01-31 | Motorola, Inc. | MOS input buffer with hysteresis |
| US4242604A (en) * | 1978-08-10 | 1980-12-30 | National Semiconductor Corporation | MOS Input circuit with selectable stabilized trip voltage |
| US4295062A (en) * | 1979-04-02 | 1981-10-13 | National Semiconductor Corporation | CMOS Schmitt trigger and oscillator |
| US4297596A (en) * | 1979-05-01 | 1981-10-27 | Motorola, Inc. | Schmitt trigger |
| US4379974A (en) * | 1980-09-10 | 1983-04-12 | Mostek Corporation | Delay stage for a clock generator |
-
1981
- 1981-05-02 JP JP56067454A patent/JPS57183119A/ja active Granted
-
1982
- 1982-04-30 US US06/373,603 patent/US4475048A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4475048A (en) | 1984-10-02 |
| JPS57183119A (en) | 1982-11-11 |
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