JPH0740576B2 - フィルムキャリヤ半導体装置の電気試験方法 - Google Patents
フィルムキャリヤ半導体装置の電気試験方法Info
- Publication number
- JPH0740576B2 JPH0740576B2 JP60186061A JP18606185A JPH0740576B2 JP H0740576 B2 JPH0740576 B2 JP H0740576B2 JP 60186061 A JP60186061 A JP 60186061A JP 18606185 A JP18606185 A JP 18606185A JP H0740576 B2 JPH0740576 B2 JP H0740576B2
- Authority
- JP
- Japan
- Prior art keywords
- lead
- film carrier
- test
- semiconductor element
- carrier tape
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフィルムキャリヤ半導体装置の製造方法に関
し、特に多数端子、高消費電力型半導体装置に好適な製
造方法に関する。
し、特に多数端子、高消費電力型半導体装置に好適な製
造方法に関する。
従来、半導体装置の製造方法に於けるボンディング方法
としては、ワイヤボンディング法が最も一般的である
が、この方法は半導体素子の電極と外部導出リードとを
ワイヤで１本ずつボンディングするため、作業性の点で
満足できないという問題がある。このため、このような
問題を解決する方法として、フィルムキャリヤ方式によ
る半導体装置の製造方法が提案されてきている。
としては、ワイヤボンディング法が最も一般的である
が、この方法は半導体素子の電極と外部導出リードとを
ワイヤで１本ずつボンディングするため、作業性の点で
満足できないという問題がある。このため、このような
問題を解決する方法として、フィルムキャリヤ方式によ
る半導体装置の製造方法が提案されてきている。
この方法は、例えば第３図（Ａ）に示すように、搬送及
びその位置決めに使用するスプロケットホール32と、半
導体素子１が入る開口部であるデバイスホール33とを有
するポリイミド等の絶縁フィルム表面に、銅等の金属箔
を被着してこれをエッチング形成したリード34及び電気
選別のためのテストパッド35とを形成したフィルムキャ
リヤテープ31を用いている。そして、このフィルムキャ
リヤテープ31のリード34に半導体素子１の金属突起物
（バンプ）２とを熱圧着法又は共晶法等によるボンディ
ングする。その後、このフィルムキャリアの状態でテス
トパッド35上に検査装置の接触子（図示せず）を接触さ
せて電気選別やバイアス試験を実施し、しかる上でリー
ド34を所望の長さに切断してフィルムキャリヤテープ31
から分離させる。
びその位置決めに使用するスプロケットホール32と、半
導体素子１が入る開口部であるデバイスホール33とを有
するポリイミド等の絶縁フィルム表面に、銅等の金属箔
を被着してこれをエッチング形成したリード34及び電気
選別のためのテストパッド35とを形成したフィルムキャ
リヤテープ31を用いている。そして、このフィルムキャ
リヤテープ31のリード34に半導体素子１の金属突起物
（バンプ）２とを熱圧着法又は共晶法等によるボンディ
ングする。その後、このフィルムキャリアの状態でテス
トパッド35上に検査装置の接触子（図示せず）を接触さ
せて電気選別やバイアス試験を実施し、しかる上でリー
ド34を所望の長さに切断してフィルムキャリヤテープ31
から分離させる。
次いで、同図（Ｂ）のように、半導体素子１を固着剤４
を用いてプリント基板３にボンディングし、かつリード
34をプリント基板３上の配線５にボンディングし、或い
は外部導出リードを有するリードフレームにリードをボ
ンディングした後に、これらをエポキシ樹脂等で封止す
ることにより、フィルムキャリヤ半導体装置を完成す
る。
を用いてプリント基板３にボンディングし、かつリード
34をプリント基板３上の配線５にボンディングし、或い
は外部導出リードを有するリードフレームにリードをボ
ンディングした後に、これらをエポキシ樹脂等で封止す
ることにより、フィルムキャリヤ半導体装置を完成す
る。
この場合、前記フィルムキャリヤテープ31のリード34及
びテストパッド35には、ボンディング性向上や接触子の
接触抵抗低減のために金や錫等のメッキを施している
が、このメッキに電解メッキ法を利用しているためリー
ド34やテストパッド35は電気的に接続した状態に構成し
ておく必要がある。このため、前図（Ａ）のように、テ
ストパッド35の一部を延設してメッキ配線36を形成し、
このメッキ配線36を数箇所に設けた集中部37で相互に接
続させた状態でメッキを行なっている。しかる後このメ
ッキ配線36を切断除去して各リード34やテストパッド35
を電気的に分離させ、前述した電気選別等を可能にして
いる。
びテストパッド35には、ボンディング性向上や接触子の
接触抵抗低減のために金や錫等のメッキを施している
が、このメッキに電解メッキ法を利用しているためリー
ド34やテストパッド35は電気的に接続した状態に構成し
ておく必要がある。このため、前図（Ａ）のように、テ
ストパッド35の一部を延設してメッキ配線36を形成し、
このメッキ配線36を数箇所に設けた集中部37で相互に接
続させた状態でメッキを行なっている。しかる後このメ
ッキ配線36を切断除去して各リード34やテストパッド35
を電気的に分離させ、前述した電気選別等を可能にして
いる。
このフィルムキャリヤ方式ではリード数と無関係にボン
ディングを実施できるため、作業性の向上を図るととも
に、作業の自動化を図ることができる等の利点がある。
ディングを実施できるため、作業性の向上を図るととも
に、作業の自動化を図ることができる等の利点がある。
上述した従来のフィルムキャリヤ方式による製造方法で
は、フィルムキャリヤテープに映画用フィルムと同じ35
mm幅のテープを用いているため、最近の半導体素子の能
力増加に伴う電極端子数や消費電力の増加により種々の
問題が生じている。
は、フィルムキャリヤテープに映画用フィルムと同じ35
mm幅のテープを用いているため、最近の半導体素子の能
力増加に伴う電極端子数や消費電力の増加により種々の
問題が生じている。
即ち、電極端子数の増加はテストパッド35の増加をもた
らすが、前記した幅のフィルムキャリヤテープ31の限ら
れた面積の多くのテストパッド35を形成するためにはテ
ストパッドの面積を小さくする必要がある。しかしなが
ら、これではテストパッド35に接触子を接触させる際の
精度が極めて厳しくなり、接触不良が生じ易くなる。特
に、バイアス試験は長時間を要するために多数の半導体
素子について同時に試験を実施しているが、フィルムキ
ャリヤテープ状態のままでこの試験を行うと、試験温度
によってフィルムキャリヤテープが熱変形され、フィル
ムキャリヤテープの端に配置された半導体素子では接触
子がテストパッドから外れ、場合によっては隣接パッド
と短絡する等の問題が生じることがある。
らすが、前記した幅のフィルムキャリヤテープ31の限ら
れた面積の多くのテストパッド35を形成するためにはテ
ストパッドの面積を小さくする必要がある。しかしなが
ら、これではテストパッド35に接触子を接触させる際の
精度が極めて厳しくなり、接触不良が生じ易くなる。特
に、バイアス試験は長時間を要するために多数の半導体
素子について同時に試験を実施しているが、フィルムキ
ャリヤテープ状態のままでこの試験を行うと、試験温度
によってフィルムキャリヤテープが熱変形され、フィル
ムキャリヤテープの端に配置された半導体素子では接触
子がテストパッドから外れ、場合によっては隣接パッド
と短絡する等の問題が生じることがある。
これを防止するためには、試験を少数の半導体素子毎に
実施するか、バイアス試験用のテストパッドのみを大き
くすることが考えられるが、前者では作業性が著しく低
下され、後者ではパッド数の増加に適応することはでき
ない。また、１個の半導体素子に対するフィルムキャリ
ヤテープ長を長くする方法或いはフィルムキャリヤテー
プの幅寸法を大きくする方法によって前述の問題に対処
することも考えられるが、前者ではテストパッドと半導
体素子との配線が長くなって電気抵抗の増加等を招き試
験に無視できない影響を及ぼすことがあり、後者では試
験装置や製造装置等を新たなテープ幅寸法に適合した規
格のものに作り変える必要があって経済的に好ましくな
い。
実施するか、バイアス試験用のテストパッドのみを大き
くすることが考えられるが、前者では作業性が著しく低
下され、後者ではパッド数の増加に適応することはでき
ない。また、１個の半導体素子に対するフィルムキャリ
ヤテープ長を長くする方法或いはフィルムキャリヤテー
プの幅寸法を大きくする方法によって前述の問題に対処
することも考えられるが、前者ではテストパッドと半導
体素子との配線が長くなって電気抵抗の増加等を招き試
験に無視できない影響を及ぼすことがあり、後者では試
験装置や製造装置等を新たなテープ幅寸法に適合した規
格のものに作り変える必要があって経済的に好ましくな
い。
また、テストパッド数の増加によってリード34とテスト
パッド35間の配線やメッキ配線36等の数も増加され、こ
れら配線を配設する際の制約が極めて厳しくなるという
問題もある。
パッド35間の配線やメッキ配線36等の数も増加され、こ
れら配線を配設する際の制約が極めて厳しくなるという
問題もある。
更に、半導体素子における消費電力の増加は半導体素子
における放熱対策を採ることが要求されるが、このため
の放熱板や放熱フィン等をフィルムキャリヤテープに付
設することは極めて困難であり、試験等における発熱の
影響が避けられないという問題もある。
における放熱対策を採ることが要求されるが、このため
の放熱板や放熱フィン等をフィルムキャリヤテープに付
設することは極めて困難であり、試験等における発熱の
影響が避けられないという問題もある。
本発明の半導体装置の電気試験方法は、リードと該リー
ドを保持するサスペンダとを有するテープ状に連なった
フィルムキャリヤテープの前記リードと半導体素子の金
属突起物とをボンディングする工程と、前記フィルムキ
ャリヤのサスペンダが前記リードを保持するように前記
リードを切断し前記半導体素子を前記フィルムキャリヤ
テープから分離する第１のリード切断工程と、一端にボ
ンディングパッドが形成され他端にテストパッドが形成
された配線を有する選別用基板の前記ボンディングパッ
ドに前記金属突起物に接続されたリードを接続する工程
と、前記テストパッドに接触子を接触させる事によって
半導体素子の電気試験を行う工程と、前記サスペンダと
前記半導体素子の金属突起物との間で前記リードを切断
する第２のリード切断工程とを有することを特徴とす
る。
ドを保持するサスペンダとを有するテープ状に連なった
フィルムキャリヤテープの前記リードと半導体素子の金
属突起物とをボンディングする工程と、前記フィルムキ
ャリヤのサスペンダが前記リードを保持するように前記
リードを切断し前記半導体素子を前記フィルムキャリヤ
テープから分離する第１のリード切断工程と、一端にボ
ンディングパッドが形成され他端にテストパッドが形成
された配線を有する選別用基板の前記ボンディングパッ
ドに前記金属突起物に接続されたリードを接続する工程
と、前記テストパッドに接触子を接触させる事によって
半導体素子の電気試験を行う工程と、前記サスペンダと
前記半導体素子の金属突起物との間で前記リードを切断
する第２のリード切断工程とを有することを特徴とす
る。
次に、本発明を図面を参照して説明する。
第１図（Ａ）〜（Ｅ）は本発明を工程順に説明するため
の平面図であり、以下工程順に説明する。
の平面図であり、以下工程順に説明する。
先ず、同図（Ａ）のように、搬送及び位置決め用の孔で
あるスプロケットホール12と、半導体素子１が入るデバ
イスホール13とを有するポリイミド等の絶縁フィルムの
表面に銅等の金属箔を被着しかつこれをエッチングして
所望の形状のリード14を形成したフィルムキャリヤテー
プ11を用意する。ここで、前記リード14は夫々連続形成
して電気的に接続した状態に構成する。また、このリー
ド14が長い場合には、前記デバイスホール13の周囲に沿
うように開口溝16を形成してサスペンダ16を形成してお
く。
あるスプロケットホール12と、半導体素子１が入るデバ
イスホール13とを有するポリイミド等の絶縁フィルムの
表面に銅等の金属箔を被着しかつこれをエッチングして
所望の形状のリード14を形成したフィルムキャリヤテー
プ11を用意する。ここで、前記リード14は夫々連続形成
して電気的に接続した状態に構成する。また、このリー
ド14が長い場合には、前記デバイスホール13の周囲に沿
うように開口溝16を形成してサスペンダ16を形成してお
く。
次いで、半導体素子１の金属突起物２を前記リード14に
熱圧着法又は共晶法等によってボンディングし、両者を
電気的に接続する。しかる上で、前記サスペンダ16の近
傍でリード14及びテープ11を切断し、同図（Ｂ）のよう
に半導体素子１、リード14及びサスペンダ16をフィルム
キャリヤテープ11から分離させる。
熱圧着法又は共晶法等によってボンディングし、両者を
電気的に接続する。しかる上で、前記サスペンダ16の近
傍でリード14及びテープ11を切断し、同図（Ｂ）のよう
に半導体素子１、リード14及びサスペンダ16をフィルム
キャリヤテープ11から分離させる。
一方、同図（Ｃ）のように、絶縁基板の中央に前記半導
体素子１やリード14等を入れることのできるデバイスホ
ール18を開口し、かつその表面に被着した金属箔を所定
形状にエッチングしてボンディングパッド19、テストパ
ッド15を形成した選別用基板17を用意しておく。なお、
この選別用基板17には、搬送及び位置決め用の孔20を形
成し、また前記ボンディングパッド19とテストパッド15
を短絡して両者間の電気的抵抗を低減させるための短絡
片21を絶縁基板の裏面に形成し、スルーホール22を通し
て接続させている。
体素子１やリード14等を入れることのできるデバイスホ
ール18を開口し、かつその表面に被着した金属箔を所定
形状にエッチングしてボンディングパッド19、テストパ
ッド15を形成した選別用基板17を用意しておく。なお、
この選別用基板17には、搬送及び位置決め用の孔20を形
成し、また前記ボンディングパッド19とテストパッド15
を短絡して両者間の電気的抵抗を低減させるための短絡
片21を絶縁基板の裏面に形成し、スルーホール22を通し
て接続させている。
そして、同図（Ｄ）のように、この選別用基板17のボン
ディングパッド19に、前記フィルムキャリヤテープ11か
ら分離された半導体素子１のリード14を熱圧着法、共晶
法或いは半田を用いたろう付け法によってボンディング
する。この状態で、選別用基板17のテストパッド15に図
外の試験装置の接触子を接触させて電気選別及びバイア
ス試験等を実施する。この場合、選別用基板17には孔20
を形成しているので、試験の自動化を図ることは容易で
あり、作業性を向上して量産に対処できることは言うま
でもない。
ディングパッド19に、前記フィルムキャリヤテープ11か
ら分離された半導体素子１のリード14を熱圧着法、共晶
法或いは半田を用いたろう付け法によってボンディング
する。この状態で、選別用基板17のテストパッド15に図
外の試験装置の接触子を接触させて電気選別及びバイア
ス試験等を実施する。この場合、選別用基板17には孔20
を形成しているので、試験の自動化を図ることは容易で
あり、作業性を向上して量産に対処できることは言うま
でもない。
この試験が終了した後は、同図（Ｅ）のように、リード
14を任意箇所で切断して選別用基板17及びサスペンダ16
から分離させる。そして、従来と同様に半導体素子１を
プリント基板に固着してリード14をプリント配線に接続
し、或いは外部導出用リードを有するリードフレームに
半導体素子及びリードを接続し、その上で樹脂等によっ
て封止することにより半導体装置を完成することにな
る。
14を任意箇所で切断して選別用基板17及びサスペンダ16
から分離させる。そして、従来と同様に半導体素子１を
プリント基板に固着してリード14をプリント配線に接続
し、或いは外部導出用リードを有するリードフレームに
半導体素子及びリードを接続し、その上で樹脂等によっ
て封止することにより半導体装置を完成することにな
る。
したがって、この製造方法によれば、フィルムキャリヤ
テープ11にはテストパッドを設ける必要がないので、テ
ープ幅を現状の寸法に保ってもリード14の配設を余裕を
もって行うことができ、半導体素子の多数端子化にも容
易に対応できる。また、リード14をメッキする際のメッ
キ配線や集合部をも必要としないので、配線の引き回し
も簡単化され、リードの配設を容易なものにできる。
テープ11にはテストパッドを設ける必要がないので、テ
ープ幅を現状の寸法に保ってもリード14の配設を余裕を
もって行うことができ、半導体素子の多数端子化にも容
易に対応できる。また、リード14をメッキする際のメッ
キ配線や集合部をも必要としないので、配線の引き回し
も簡単化され、リードの配設を容易なものにできる。
一方、選別用基板17においては、外形の制限が存在しな
いので、電気選別及びバイアス試験用のテストパッド15
の面積を大きくすることに制限を受けることはなく、接
触子との接触を良好に行い得る程度の所望の大きさでし
かも任意の数だけ設けることが可能である。なお、ボン
ディングパッド19とテストパッド15との間が長くなって
も、裏面に設けた短絡片21によって配線の電気抵抗を低
減し、試験に際しての悪影響を防止できるのは前述の通
りである。また、配線の一部を裏面に配置し、表面の配
線と併せて配設の容易化を図ることも可能である。
いので、電気選別及びバイアス試験用のテストパッド15
の面積を大きくすることに制限を受けることはなく、接
触子との接触を良好に行い得る程度の所望の大きさでし
かも任意の数だけ設けることが可能である。なお、ボン
ディングパッド19とテストパッド15との間が長くなって
も、裏面に設けた短絡片21によって配線の電気抵抗を低
減し、試験に際しての悪影響を防止できるのは前述の通
りである。また、配線の一部を裏面に配置し、表面の配
線と併せて配設の容易化を図ることも可能である。
更に、半導体素子１における消費電力の増加による電気
選別やバイアス試験における放熱については、選別用基
板17の外形を大きくとることにより十分な大きさの放熱
板や放熱フィンを取り付けることが可能であり、場合に
よっては選別用基板自体をセラミック等の良熱伝導性材
料で構成することにより基板を放熱板として使用するこ
ともできる。
選別やバイアス試験における放熱については、選別用基
板17の外形を大きくとることにより十分な大きさの放熱
板や放熱フィンを取り付けることが可能であり、場合に
よっては選別用基板自体をセラミック等の良熱伝導性材
料で構成することにより基板を放熱板として使用するこ
ともできる。
なお、リード14の長さが長い場合には、第２図のように
フィルムキャリヤテープ11のデバイスホール13の周囲を
２重に開溝して２重構成のサスペンダ16a,16bを形成す
るようにしてもよく、フィルムキャリヤテープ11から分
離後におけるリード14の形状保持性を向上できる。ま
た、同図のように、サスペンダ16a,16b等の上でリード1
4の相互間隔を広げるようにリードを構成しておけば、
以後の工程、特に選別用基板17へリードをボンディング
する際の精度管理を有利なものにできる。
フィルムキャリヤテープ11のデバイスホール13の周囲を
２重に開溝して２重構成のサスペンダ16a,16bを形成す
るようにしてもよく、フィルムキャリヤテープ11から分
離後におけるリード14の形状保持性を向上できる。ま
た、同図のように、サスペンダ16a,16b等の上でリード1
4の相互間隔を広げるようにリードを構成しておけば、
以後の工程、特に選別用基板17へリードをボンディング
する際の精度管理を有利なものにできる。
ここで、前記実施例では選別用基板17を個片の状態で電
気選別作業を行うように構成しているが、従来のフィル
ムキャリヤテープのように選別用基板を長尺のテープ状
態として構成し、多数の半導体素子を連続搭載した状態
で作業を行うようにしてもよい。
気選別作業を行うように構成しているが、従来のフィル
ムキャリヤテープのように選別用基板を長尺のテープ状
態として構成し、多数の半導体素子を連続搭載した状態
で作業を行うようにしてもよい。
以上説明したように本発明は、フィルムキャリヤテープ
に設けたリードに、半導体素子の金属突起物をボンディ
ングするとともに、このリードを切断して半導体素子を
フィルムキャリヤテープから切断分離し、この半導体素
子にボンディングされた前記リードを、少なくともボン
ディングパッドとテストパッドとを有する選別用基板の
ボンディングパッドにボンディングし、更に前記テスト
パッドに試験装置の接触子を接触させて前記半導体素子
の所要の電気試験を行い、かつその上で前記リードを切
断して前記選別用基板から前記半導体素子を分離してい
るので、従来のフィルムキャリヤ方式の量産性に優れて
いる点を損なうことなく電気選別やバイアス試験を実施
することができ、かつフィルムキャリヤテープにおける
リード等の配線を容易なものにして多数端子の半導体装
置に対応することができる。また、選別用基板を用いる
ことにより、放熱板や放熱フィンの取り付けが容易にな
り、高消費電力の半導体装置にも対応することができ
る。
に設けたリードに、半導体素子の金属突起物をボンディ
ングするとともに、このリードを切断して半導体素子を
フィルムキャリヤテープから切断分離し、この半導体素
子にボンディングされた前記リードを、少なくともボン
ディングパッドとテストパッドとを有する選別用基板の
ボンディングパッドにボンディングし、更に前記テスト
パッドに試験装置の接触子を接触させて前記半導体素子
の所要の電気試験を行い、かつその上で前記リードを切
断して前記選別用基板から前記半導体素子を分離してい
るので、従来のフィルムキャリヤ方式の量産性に優れて
いる点を損なうことなく電気選別やバイアス試験を実施
することができ、かつフィルムキャリヤテープにおける
リード等の配線を容易なものにして多数端子の半導体装
置に対応することができる。また、選別用基板を用いる
ことにより、放熱板や放熱フィンの取り付けが容易にな
り、高消費電力の半導体装置にも対応することができ
る。
第１図（Ａ）〜（Ｅ）は本発明の一実施例を製造工程順
に説明するための平面図、第２図は変形例の平面図、第
３図（Ａ），（Ｂ）は従来方法を説明するための平面図
とその断面図である。 １…半導体素子、２…金属突起物、３…プリント基板、
11,31…フィルムキャリヤテープ、12,32…スプロケット
ホール、13,33…デバイスホール、14,34…リード、15,3
5…テストパッド、16,16a,16b…サスペンダ、17…選別
用基板、18…デバイスホール、19…ボンディングパッ
ド、20…孔、21…短絡片、22…スルーホール、36…メッ
キ配線、37…集合部。
に説明するための平面図、第２図は変形例の平面図、第
３図（Ａ），（Ｂ）は従来方法を説明するための平面図
とその断面図である。 １…半導体素子、２…金属突起物、３…プリント基板、
11,31…フィルムキャリヤテープ、12,32…スプロケット
ホール、13,33…デバイスホール、14,34…リード、15,3
5…テストパッド、16,16a,16b…サスペンダ、17…選別
用基板、18…デバイスホール、19…ボンディングパッ
ド、20…孔、21…短絡片、22…スルーホール、36…メッ
キ配線、37…集合部。
Claims (1)
- 【請求項１】リードと該リードを保持するサスペンダと
を有するテープ状に連なったフィルムキャリヤテープの
前記リードと半導体素子の金属突起物とをボンディング
する工程と、前記フィルムキャリヤのサスペンダが前記
リードを保持するように前記リードを切断し前記半導体
素子を前記フィルムキャリヤテープから分離する第１の
リード切断工程と、一端にボンディングパッドが形成さ
れ他端にテストパッドが形成された配線を有する選別用
基板の前記ボンディングパッドに前記金属突起物に接続
されたリードを接続する工程と、前記テストパッドに接
触子を接触させる事によって半導体素子の電気試験を行
う工程と、前記サスペンダと前記半導体素子の金属突起
物との間で前記リードを切断する第２のリード切断工程
とを有する半導体装置の電気試験方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60186061A JPH0740576B2 (ja) | 1985-08-23 | 1985-08-23 | フィルムキャリヤ半導体装置の電気試験方法 |
| EP86111650A EP0213575B1 (en) | 1985-08-23 | 1986-08-22 | Method of manufacturing a semiconductor device employing a film carrier tape |
| DE8686111650T DE3686990T2 (de) | 1985-08-23 | 1986-08-22 | Verfahren zum herstellen einer halbleiteranordnung wobei ein filmtraegerband angewendet wird. |
| US06/899,896 US4763409A (en) | 1985-08-23 | 1986-08-25 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60186061A JPH0740576B2 (ja) | 1985-08-23 | 1985-08-23 | フィルムキャリヤ半導体装置の電気試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6246537A JPS6246537A (ja) | 1987-02-28 |
| JPH0740576B2 true JPH0740576B2 (ja) | 1995-05-01 |
Family
ID=16181704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60186061A Expired - Lifetime JPH0740576B2 (ja) | 1985-08-23 | 1985-08-23 | フィルムキャリヤ半導体装置の電気試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740576B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03106740U (ja) * | 1989-12-01 | 1991-11-05 | ||
| JP2982450B2 (ja) * | 1991-11-26 | 1999-11-22 | 日本電気株式会社 | フィルムキャリア半導体装置及びその製造方法 |
| JPH06124976A (ja) * | 1992-10-13 | 1994-05-06 | Nec Corp | 抜穴付ｔａｂ ｉｃ |
| JP2500785B2 (ja) * | 1993-09-20 | 1996-05-29 | 日本電気株式会社 | 半導体パッケ―ジ用フィルムキャリアテ−プ及びこれを用いた半導体装置 |
| JP2581319B2 (ja) * | 1993-10-20 | 1997-02-12 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH08148603A (ja) * | 1994-11-22 | 1996-06-07 | Nec Kyushu Ltd | ボールグリッドアレイ型半導体装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS563669A (en) * | 1979-06-20 | 1981-01-14 | Fuji Denshi Kogyo Kk | Ion-treating method |
-
1985
- 1985-08-23 JP JP60186061A patent/JPH0740576B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6246537A (ja) | 1987-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5023202A (en) | Rigid strip carrier for integrated circuits | |
| US4754317A (en) | Integrated circuit die-to-lead frame interconnection assembly and method | |
| US5942795A (en) | Leaded substrate carrier for integrated circuit device and leaded substrate carrier device assembly | |
| US6087716A (en) | Semiconductor device package having a connection substrate with turned back leads and method thereof | |
| JPS6149432A (ja) | 半導体装置の製造方法 | |
| US5704593A (en) | Film carrier tape for semiconductor package and semiconductor device employing the same | |
| JP2002124548A (ja) | テープキャリア及びそれを用いた半導体装置 | |
| JPH0740576B2 (ja) | フィルムキャリヤ半導体装置の電気試験方法 | |
| JPH0831869A (ja) | 半導体装置及びその製造方法及びその実装検査方法 | |
| JPH0558657B2 (ja) | ||
| JPH0380347B2 (ja) | ||
| JP2949969B2 (ja) | フィルムキャリア半導体装置 | |
| JPH0917910A (ja) | 半導体装置及びその製造方法、検査方法、実装基板 | |
| EP0170022B1 (en) | Semiconductor power device package for surface mounting | |
| JP3508683B2 (ja) | 半導体装置及びその製造方法 | |
| KR20140011991A (ko) | 수직으로 위치된 기판들을 전기적으로 접속시키는 방법 | |
| JPH07201928A (ja) | フィルムキャリア及び半導体装置 | |
| JPS63185035A (ja) | 半導体装置 | |
| JPS58134450A (ja) | 半導体装置およびその製造方法 | |
| JP2652222B2 (ja) | 電子部品搭載用基板 | |
| JP2500574B2 (ja) | フィルムキャリヤ―を用いた半導体装置の製造方法 | |
| JPH0740580B2 (ja) | 半導体素子の選別用基板および半導体素子の選別方法 | |
| JP2555878B2 (ja) | フィルムキャリヤーテープの製造方法 | |
| JPH065701B2 (ja) | リードフレームおよびそれを用いた半導体装置の製造方法 | |
| JPH02252251A (ja) | フィルムキャリヤーテープ |