JP3522433B2 - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
- Publication number
- JP3522433B2 JP3522433B2 JP34449695A JP34449695A JP3522433B2 JP 3522433 B2 JP3522433 B2 JP 3522433B2 JP 34449695 A JP34449695 A JP 34449695A JP 34449695 A JP34449695 A JP 34449695A JP 3522433 B2 JP3522433 B2 JP 3522433B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- thin film
- film semiconductor
- floating island
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 123
- 239000010409 thin film Substances 0.000 title claims description 78
- 239000012535 impurity Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 20
- 239000010408 film Substances 0.000 claims description 19
- 230000001747 exhibiting effect Effects 0.000 claims 7
- 239000011159 matrix material Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000010407 anodic oxide Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、絶縁表面上に形成され
た非単結晶半導体を用いた薄膜集積回路およびそれに用
いる回路素子、例えば、薄膜トランジスタ（ＴＦＴ）の
構造に関するものである。本発明において絶縁表面と
は、絶縁体表面以外に、半導体や金属の表面に設けられ
た絶縁層をも意味する。すなわち、本発明によって作製
される集積回路および薄膜トランジスタは、ガラス等の
絶縁基板上に形成されたものだけでなく、単結晶シリコ
ン等の半導体基板上に形成された絶縁体の上に形成され
たものも含む。
た非単結晶半導体を用いた薄膜集積回路およびそれに用
いる回路素子、例えば、薄膜トランジスタ（ＴＦＴ）の
構造に関するものである。本発明において絶縁表面と
は、絶縁体表面以外に、半導体や金属の表面に設けられ
た絶縁層をも意味する。すなわち、本発明によって作製
される集積回路および薄膜トランジスタは、ガラス等の
絶縁基板上に形成されたものだけでなく、単結晶シリコ
ン等の半導体基板上に形成された絶縁体の上に形成され
たものも含む。
【０００２】
【従来の技術】ＴＦＴのごとき薄膜半導体装置は、絶縁
表面上に実質的に真性な薄膜半導体領域（活性層）を島
状に形成した後、ゲイト絶縁膜として、ＣＶＤ法やスパ
ッタ法によって絶縁被膜を形成し、その上にゲイト電極
を形成して得られる。逆に、ゲイト電極を先に形成し、
その上にゲイト絶縁膜と活性層を形成する場合もある。
前者の場合においては、ソース領域／ドレイン領域は、
真性な薄膜半導体においてＮ型もしくはＰ型の不純物を
拡散（ドープ）せしめて形成される。後者の方法におい
ても不純物拡散の方法が用いられることもあるが、別に
Ｎ型もしくはＰ型の半導体被膜を形成する方法が一般的
である。
表面上に実質的に真性な薄膜半導体領域（活性層）を島
状に形成した後、ゲイト絶縁膜として、ＣＶＤ法やスパ
ッタ法によって絶縁被膜を形成し、その上にゲイト電極
を形成して得られる。逆に、ゲイト電極を先に形成し、
その上にゲイト絶縁膜と活性層を形成する場合もある。
前者の場合においては、ソース領域／ドレイン領域は、
真性な薄膜半導体においてＮ型もしくはＰ型の不純物を
拡散（ドープ）せしめて形成される。後者の方法におい
ても不純物拡散の方法が用いられることもあるが、別に
Ｎ型もしくはＰ型の半導体被膜を形成する方法が一般的
である。
【０００３】従来のＴＦＴは、Ｎ型もしくはＰ型のソー
ス領域／ドレイン領域と実質的に真性導電型のチャネル
領域と、チャネル領域の上にゲイト絶縁膜とゲイト電極
とを有し、ソース領域とドレイン領域には、外部との電
気的な接続を取るために、配線・電極（それぞれ、ソー
ス電極・配線、ドレイン電極・配線と称する）が接続さ
れ、これらとゲイト電極の３端子によって制御されるも
のである。
ス領域／ドレイン領域と実質的に真性導電型のチャネル
領域と、チャネル領域の上にゲイト絶縁膜とゲイト電極
とを有し、ソース領域とドレイン領域には、外部との電
気的な接続を取るために、配線・電極（それぞれ、ソー
ス電極・配線、ドレイン電極・配線と称する）が接続さ
れ、これらとゲイト電極の３端子によって制御されるも
のである。
【０００４】特に回路によっては、ソース領域とドレイ
ン領域の区別は明確でないので、以下の記述では、ソー
ス領域、ドレイン領域とは、回路に基づく区別ではな
く、任意に設定できるものとする。すなわち、任意にソ
ース領域と設定された領域でない、端子の接続されるＮ
型もしくはＰ型の領域が、ドレイン領域と定義される。
近年、ＴＦＴの電界移動度を高める必要から、活性層の
半導体として、アモルファス半導体に代えて、結晶性半
導体を用いることが試みられている。
ン領域の区別は明確でないので、以下の記述では、ソー
ス領域、ドレイン領域とは、回路に基づく区別ではな
く、任意に設定できるものとする。すなわち、任意にソ
ース領域と設定された領域でない、端子の接続されるＮ
型もしくはＰ型の領域が、ドレイン領域と定義される。
近年、ＴＦＴの電界移動度を高める必要から、活性層の
半導体として、アモルファス半導体に代えて、結晶性半
導体を用いることが試みられている。
【０００５】
【発明が解決しようする課題】このような非単結晶の半
導体、中でも結晶性の非単結晶半導体（例えば、多結晶
シリコン）を用いたＴＦＴにおける最大の問題点はリー
ク電流（ＯＦＦ電流）が大きいことであった。すなわ
ち、ゲイト電極に電圧が印加されていない、もしくは逆
の電圧が印加されている際（非選択状態、ＯＦＦ状態）
には、チャネル（電流通路）が形成されないので、電流
は流れないはずである。しかしながら、実際には、単結
晶半導体において通常、観察されるリーク電流以上の電
流が見られた。したがって、この現象は非単結晶半導体
に特有のものと考えられる。
導体、中でも結晶性の非単結晶半導体（例えば、多結晶
シリコン）を用いたＴＦＴにおける最大の問題点はリー
ク電流（ＯＦＦ電流）が大きいことであった。すなわ
ち、ゲイト電極に電圧が印加されていない、もしくは逆
の電圧が印加されている際（非選択状態、ＯＦＦ状態）
には、チャネル（電流通路）が形成されないので、電流
は流れないはずである。しかしながら、実際には、単結
晶半導体において通常、観察されるリーク電流以上の電
流が見られた。したがって、この現象は非単結晶半導体
に特有のものと考えられる。
【０００６】このような大きなリーク電流は、特にダイ
ナミックな動作（電荷保持等）の要求される用途におい
て問題であった。また、スタティックな動作の要求され
る用途においても、消費電力を増加させるため、好まし
いことではなかった。ＴＦＴの大きな用途として期待さ
れている液晶ディスプレー等のアクティブマトリクス回
路においては、ＴＦＴはマトリクスに設けられた画素の
スイッチングトランジスタとして動作するが、その際に
は、画素電極やその補助のコンデンサー（保持容量）に
蓄積された電荷がリークしないことが必要とされたが、
リーク電流が大きいと十分な時間、電荷を保持すること
ができなかった。
ナミックな動作（電荷保持等）の要求される用途におい
て問題であった。また、スタティックな動作の要求され
る用途においても、消費電力を増加させるため、好まし
いことではなかった。ＴＦＴの大きな用途として期待さ
れている液晶ディスプレー等のアクティブマトリクス回
路においては、ＴＦＴはマトリクスに設けられた画素の
スイッチングトランジスタとして動作するが、その際に
は、画素電極やその補助のコンデンサー（保持容量）に
蓄積された電荷がリークしないことが必要とされたが、
リーク電流が大きいと十分な時間、電荷を保持すること
ができなかった。
【０００７】従来、リーク電流が低減するには、チャネ
ル長を長くするか、または、チャネル幅を小さくするこ
とが有効であると考えられていた。しかし、こうする
と、リーク電流の絶対値は小さくなるものの、ゲイト電
極に電圧が印加されている際（選択状態、ＯＮ状態）の
ドレイン電流（ＯＮ電流）も同様に小さくなり、必要と
する動作がおこなえない場合があった。すなわち、この
方法ではドレイン電流とリーク電流の比率（ＯＮ／ＯＦ
Ｆ比）を向上させることはできなかった。本発明は、こ
のような問題を鑑みてなされたものであり、非単結晶半
導体を活性層に用いたＴＦＴにおいて、リーク電流を低
減するとともに、ＯＮ／ＯＦＦ比を改善する方法を提供
することを目的とする。
ル長を長くするか、または、チャネル幅を小さくするこ
とが有効であると考えられていた。しかし、こうする
と、リーク電流の絶対値は小さくなるものの、ゲイト電
極に電圧が印加されている際（選択状態、ＯＮ状態）の
ドレイン電流（ＯＮ電流）も同様に小さくなり、必要と
する動作がおこなえない場合があった。すなわち、この
方法ではドレイン電流とリーク電流の比率（ＯＮ／ＯＦ
Ｆ比）を向上させることはできなかった。本発明は、こ
のような問題を鑑みてなされたものであり、非単結晶半
導体を活性層に用いたＴＦＴにおいて、リーク電流を低
減するとともに、ＯＮ／ＯＦＦ比を改善する方法を提供
することを目的とする。
【０００８】
【発明を解決するための手段】本発明は、薄膜半導体
と、ゲイト絶縁膜と、ゲイト電極を有する薄膜半導体に
関する。本発明では、従来のＴＦＴにはなかったベース
領域と浮島領域というものを設ける。ベース領域は従来
のチャネル領域に近いものであるが、厳密に一致するも
のではないので、本発明の説明においては別名とする。
と、ゲイト絶縁膜と、ゲイト電極を有する薄膜半導体に
関する。本発明では、従来のＴＦＴにはなかったベース
領域と浮島領域というものを設ける。ベース領域は従来
のチャネル領域に近いものであるが、厳密に一致するも
のではないので、本発明の説明においては別名とする。
【０００９】また、以下の本発明においては、ベース領
域の定義は微妙に異なる。しかしながら、本発明のもと
となる薄膜半導体装置においては、前記薄膜半導体は分
離形成され、かつ、ソース電極・配線に接続されたソー
ス領域、およびドレイン電極・配線に接続されたドレイ
ン領域を有する。さらに、前記ベース領域の上もしくは
下に、ゲイト絶縁膜を介して、ゲイト電極が設けられて
いる。
域の定義は微妙に異なる。しかしながら、本発明のもと
となる薄膜半導体装置においては、前記薄膜半導体は分
離形成され、かつ、ソース電極・配線に接続されたソー
ス領域、およびドレイン電極・配線に接続されたドレイ
ン領域を有する。さらに、前記ベース領域の上もしくは
下に、ゲイト絶縁膜を介して、ゲイト電極が設けられて
いる。
【００１０】本発明の第１は、このような薄膜半導体装
置において、以下の（１）および（２）の条件を満足す
る。（１）島状 薄膜半導体は、ソース領域とドレイン領域の
間に存在し、真性もしくはソース／ドレイン領域とは逆
の導電型を呈するベース領域と、ソース／ドレイン領域
と同じ導電型で、ソース領域とドレイン領域とは前記ベ
ース領域によって分離された浮島領域と、を有する。（２） ベース領域のみを経由してソース領域からドレイ
ン領域へ至る最短距離は、ベース領域と浮島領域を経由
して前記ソース領域からドレイン領域へ至る最短距離よ
りも大きい。
置において、以下の（１）および（２）の条件を満足す
る。（１）島状 薄膜半導体は、ソース領域とドレイン領域の
間に存在し、真性もしくはソース／ドレイン領域とは逆
の導電型を呈するベース領域と、ソース／ドレイン領域
と同じ導電型で、ソース領域とドレイン領域とは前記ベ
ース領域によって分離された浮島領域と、を有する。（２） ベース領域のみを経由してソース領域からドレイ
ン領域へ至る最短距離は、ベース領域と浮島領域を経由
して前記ソース領域からドレイン領域へ至る最短距離よ
りも大きい。
【００１１】本発明の第２は以下の（３）〜（５）の条
件を満足する。（３）島状薄膜半導体は、第１の外縁および第２の外縁
を含む閉じた線によって形成されている。 （４）島状薄膜半導体は、ソース領域とドレイン領域の
間に存在し、真性もしくはソース／ドレイン領域の導電
型とは逆の導電型を呈するベース領域と、ソース／ドレ
イン領域と同じ導電型で、ベース領域および第１の外縁
によって囲まれた第１の浮島領域と、やはり同じ導電型
で、ベース領域および第２の外縁によって囲まれた第２
の浮島領域と、を有する。 （５）前記第１および第２の外縁は、いずれもソース領
域とドレイン領域を結ぶ線分もしくは曲線で定義され
る。
件を満足する。（３）島状薄膜半導体は、第１の外縁および第２の外縁
を含む閉じた線によって形成されている。 （４）島状薄膜半導体は、ソース領域とドレイン領域の
間に存在し、真性もしくはソース／ドレイン領域の導電
型とは逆の導電型を呈するベース領域と、ソース／ドレ
イン領域と同じ導電型で、ベース領域および第１の外縁
によって囲まれた第１の浮島領域と、やはり同じ導電型
で、ベース領域および第２の外縁によって囲まれた第２
の浮島領域と、を有する。 （５）前記第１および第２の外縁は、いずれもソース領
域とドレイン領域を結ぶ線分もしくは曲線で定義され
る。
【００１２】本発明の第１及び第２において、 （６）薄膜半導体は、第１の主面と第２の主面を有し、
浮島領域は、第１の主面に含まれる面と第２の主面に含
まれる面の双方を有している。という条件を付加しても
よい。
浮島領域は、第１の主面に含まれる面と第２の主面に含
まれる面の双方を有している。という条件を付加しても
よい。
【００１３】薄膜半導体は、平面的であるので、通常、
上面と下面という２つの主面を有する。上記（６）の条
件は、浮島領域が、第１の主面（例えば、上面）と第２
の主面（例えば、下面）に露出していなければならない
ことを規定する。
上面と下面という２つの主面を有する。上記（６）の条
件は、浮島領域が、第１の主面（例えば、上面）と第２
の主面（例えば、下面）に露出していなければならない
ことを規定する。
【００１４】浮島領域の形成が不純物の拡散（ドーピン
グ）によっておこなわれるのであれば、通常、不純物の
拡散は上面からおこなっても、容易に下面にまで至り、
かつ、生産プロセスにおいては、そのことを前提として
拡散条件が設定されるので、上記（６）の条件は自動的
に満たされるものとなる。
グ）によっておこなわれるのであれば、通常、不純物の
拡散は上面からおこなっても、容易に下面にまで至り、
かつ、生産プロセスにおいては、そのことを前提として
拡散条件が設定されるので、上記（６）の条件は自動的
に満たされるものとなる。
【００１５】したがって、上記（６）は、
（７）浮島領域は、不純物を拡散させることによって形
成された。と読み代えることもできる。
成された。と読み代えることもできる。
【００１６】さらに、本発明においては、ベース領域の
みを電気的に制御できればよいので、ゲイト電極は、浮
島領域の上もしくは下に存在する必要はない。したがっ
て、下記の条件を本発明の第１及び第２に付加してもよ
い。 （８）ベース領域は、ゲイト電極の薄膜半導体上もしく
は下の部分の形状とが、実質的に同じである。
みを電気的に制御できればよいので、ゲイト電極は、浮
島領域の上もしくは下に存在する必要はない。したがっ
て、下記の条件を本発明の第１及び第２に付加してもよ
い。 （８）ベース領域は、ゲイト電極の薄膜半導体上もしく
は下の部分の形状とが、実質的に同じである。
【００１７】このように、ベース領域とゲイト電極の形
状をほぼ同じとするには、ゲイト電極をマスクとした自
己整合的な不純物拡散技術が用いられる。この場合に
は、ゲイト電極そのものだけではなく、例えば、ゲイト
電極の側面に異方性エッチングによって形成した側壁等
も不純物拡散のマスクとして使用されることがあるの
で、以下、ゲイト電極部と称する。このような条件を本
発明の第１及び第２に付加してもよい。 （９）ソース領域、ドレイン領域、浮島領域はゲイト電
極部をマスクとした自己整合的な不純物のドーピング法
によっておこなわれた。
状をほぼ同じとするには、ゲイト電極をマスクとした自
己整合的な不純物拡散技術が用いられる。この場合に
は、ゲイト電極そのものだけではなく、例えば、ゲイト
電極の側面に異方性エッチングによって形成した側壁等
も不純物拡散のマスクとして使用されることがあるの
で、以下、ゲイト電極部と称する。このような条件を本
発明の第１及び第２に付加してもよい。 （９）ソース領域、ドレイン領域、浮島領域はゲイト電
極部をマスクとした自己整合的な不純物のドーピング法
によっておこなわれた。
【００１８】本発明と公知の低能度不純物領域（ＬＤ
Ｄ）技術とを組み合わせてもよいので、下記の条件を本
発明の第１及び第２に付加してもよい。 （１０）浮島領域とベース領域の境界部に、意図的に浮
島領域よりも低濃度の第１の導電型の不純物を有する領
域が設けられた。
Ｄ）技術とを組み合わせてもよいので、下記の条件を本
発明の第１及び第２に付加してもよい。 （１０）浮島領域とベース領域の境界部に、意図的に浮
島領域よりも低濃度の第１の導電型の不純物を有する領
域が設けられた。
【００１９】
【作用】本発明の第１及び第２では、いずれも従来のＴ
ＦＴのチャネル領域に相当する部分にベース領域と浮島
領域を設けるものである。非選択（ＯＦＦ）状態につい
て考えれば、ソース領域からドレイン領域へのリーク電
流の流れは、その間に存在する浮島領域を横断すること
は考えにくい。これは、ベース領域と浮島領域の間には
大きなポテンシャルバリヤが形成されるためである。こ
のため、リーク電流は主としてベース領域を流れる。
ＦＴのチャネル領域に相当する部分にベース領域と浮島
領域を設けるものである。非選択（ＯＦＦ）状態につい
て考えれば、ソース領域からドレイン領域へのリーク電
流の流れは、その間に存在する浮島領域を横断すること
は考えにくい。これは、ベース領域と浮島領域の間には
大きなポテンシャルバリヤが形成されるためである。こ
のため、リーク電流は主としてベース領域を流れる。
【００２０】しかしながら、ベース領域は、浮島領域が
存在するために、その幅（平均的な幅）は、従来のチャ
ネル領域よりも狭いものであり、また、ソース領域から
ドレイン領域へ至る経路も短くなる可能性がある。した
がって、浮島領域が存在するために、非選択状態の実質
的なチャネル長はより長く、チャネル幅はより短くする
ことができる。このため、リーク電流は低減する。
存在するために、その幅（平均的な幅）は、従来のチャ
ネル領域よりも狭いものであり、また、ソース領域から
ドレイン領域へ至る経路も短くなる可能性がある。した
がって、浮島領域が存在するために、非選択状態の実質
的なチャネル長はより長く、チャネル幅はより短くする
ことができる。このため、リーク電流は低減する。
【００２１】次に選択（ＯＮ）状態について考えると、
ベース領域は、ゲイト電極に電圧が印加されたため、反
転し、ベース領域と浮島領域間のポテンシャルバリヤは
小さくなり、（ドレイン）電流は、ベース領域だけでは
なく、逆に、浮島領域を横断して流れるようになる。な
ぜならば、浮島領域を横断した方が距離が短いためであ
る。すなわち、選択状態においては、実質的なチャネル
長は、非選択状態より短く、かつ、チャネル幅は大きく
なる。このため、ドレイン電流は増大する。このように
して、ＯＮ／ＯＦＦ比を増大させることが可能となる。
非選択状態の実質的なチャネル長をより長くするには、
以下の実施例からも明らかなように、浮島領域の数を２
以上、好ましくは、３以上とするとよい。同様に実質的
なチャネル幅をより狭くするには、浮島領域の間隔を可
能な限り狭めるとよい。
ベース領域は、ゲイト電極に電圧が印加されたため、反
転し、ベース領域と浮島領域間のポテンシャルバリヤは
小さくなり、（ドレイン）電流は、ベース領域だけでは
なく、逆に、浮島領域を横断して流れるようになる。な
ぜならば、浮島領域を横断した方が距離が短いためであ
る。すなわち、選択状態においては、実質的なチャネル
長は、非選択状態より短く、かつ、チャネル幅は大きく
なる。このため、ドレイン電流は増大する。このように
して、ＯＮ／ＯＦＦ比を増大させることが可能となる。
非選択状態の実質的なチャネル長をより長くするには、
以下の実施例からも明らかなように、浮島領域の数を２
以上、好ましくは、３以上とするとよい。同様に実質的
なチャネル幅をより狭くするには、浮島領域の間隔を可
能な限り狭めるとよい。
【００２２】また、上記条件（６）について、説明を加
えるために、条件（６）を満たさない図６のような構造
の半導体装置について考察する。図６に示されるように
浮島領域６０２、６０３が第１の主面６０４に含まれる
面を有している（第１の主面６０４に露出している）も
のの、第２の主面６０５に含まれる面を有していない
（第２の主面６０４に露出していない）場合には、リー
ク電流は、図に矢印で示されるように、ベース領域６０
１のうち、浮島領域６０２、６０３を迂回して流れるも
の以外に、浮島領域の下を流れるものが生じる。したが
って、リーク電流抑制の効果が減殺されてしまう。した
がって、本発明の第１及び第２において、条件（６）を
付加するとより、本発明の効果が顕著となる。
えるために、条件（６）を満たさない図６のような構造
の半導体装置について考察する。図６に示されるように
浮島領域６０２、６０３が第１の主面６０４に含まれる
面を有している（第１の主面６０４に露出している）も
のの、第２の主面６０５に含まれる面を有していない
（第２の主面６０４に露出していない）場合には、リー
ク電流は、図に矢印で示されるように、ベース領域６０
１のうち、浮島領域６０２、６０３を迂回して流れるも
の以外に、浮島領域の下を流れるものが生じる。したが
って、リーク電流抑制の効果が減殺されてしまう。した
がって、本発明の第１及び第２において、条件（６）を
付加するとより、本発明の効果が顕著となる。
【００２３】
〔実施例１〕 図１に本発明の１実施例を示す。図１
（Ａ）は本実施例の半導体装置の概略を示したものであ
る。薄膜半導体１０８には、同じ層内にソース領域１０
１、ドレイン領域１０２、浮島領域１０３〜１０６、ベ
ース領域１０７が形成される。ここで、ソース／ドレイ
ン領域、浮島領域の導電型はＮ型とするために、１００
〜２００００Åの真性多結晶シリコン膜に燐を１×１０
12〜１×１０14原子／ｃｍ2 、好ましくは、３×１０12
〜３×１０13原子／ｃｍ2 、例えば、１×１０13原子／
ｃｍ2 のドーズ量で選択的にドーピングする。一方、ベ
ース領域にはドーピングはおこなわず、そのため、ベー
ス領域１０７の導電型は真性である。
（Ａ）は本実施例の半導体装置の概略を示したものであ
る。薄膜半導体１０８には、同じ層内にソース領域１０
１、ドレイン領域１０２、浮島領域１０３〜１０６、ベ
ース領域１０７が形成される。ここで、ソース／ドレイ
ン領域、浮島領域の導電型はＮ型とするために、１００
〜２００００Åの真性多結晶シリコン膜に燐を１×１０
12〜１×１０14原子／ｃｍ2 、好ましくは、３×１０12
〜３×１０13原子／ｃｍ2 、例えば、１×１０13原子／
ｃｍ2 のドーズ量で選択的にドーピングする。一方、ベ
ース領域にはドーピングはおこなわず、そのため、ベー
ス領域１０７の導電型は真性である。
【００２４】ソース領域１０１にはソース配線・電極１
１０を、また、ドレイン領域１０２にはドレイン配線・
電極１１２を形成する。そして、ゲイト絶縁膜（図示せ
ず）を介して、その上にゲイト電極１０９を形成する。
ゲイト電極は、そのままゲイト配線１１１と電気的に接
続される。このような半導体装置の薄膜半導体１０８を
上方より見た図面を図１（Ｂ）に示す。ここで、ソース
領域１０１とドレイン領域１０２を結ぶ線分１１３、１
１４はそれぞれ、第１の外縁、第２の外縁と定義され
る。
１０を、また、ドレイン領域１０２にはドレイン配線・
電極１１２を形成する。そして、ゲイト絶縁膜（図示せ
ず）を介して、その上にゲイト電極１０９を形成する。
ゲイト電極は、そのままゲイト配線１１１と電気的に接
続される。このような半導体装置の薄膜半導体１０８を
上方より見た図面を図１（Ｂ）に示す。ここで、ソース
領域１０１とドレイン領域１０２を結ぶ線分１１３、１
１４はそれぞれ、第１の外縁、第２の外縁と定義され
る。
【００２５】このような構造を有する装置は本発明の第
１乃至第５の条件を満たす。例えば、本発明の第１に関
しては、薄膜半導体１０８は、第１の外縁１１３および
第２の外縁１１４を含む閉じた線によって島状に分離形
成されているので、条件（１）を満たす。また、薄膜半
導体１０８は、ソース領域１０１およびドレイン領域１
０２の間に存在し、真性のベース領域１０７と、ソース
／ドレイン領域と同じＮ型で、ベース領域１０７および
第１の外縁１１３によって囲まれた第１の浮島領域１０
４と、やはりＮ型で、ベース領域１０７および第２の外
縁１１４によって囲まれた第２の浮島領域１０５と、を
有するので、条件（２）を満たす。
１乃至第５の条件を満たす。例えば、本発明の第１に関
しては、薄膜半導体１０８は、第１の外縁１１３および
第２の外縁１１４を含む閉じた線によって島状に分離形
成されているので、条件（１）を満たす。また、薄膜半
導体１０８は、ソース領域１０１およびドレイン領域１
０２の間に存在し、真性のベース領域１０７と、ソース
／ドレイン領域と同じＮ型で、ベース領域１０７および
第１の外縁１１３によって囲まれた第１の浮島領域１０
４と、やはりＮ型で、ベース領域１０７および第２の外
縁１１４によって囲まれた第２の浮島領域１０５と、を
有するので、条件（２）を満たす。
【００２６】そして、上記のとおり、第１および第２の
外縁１１３、１１４は、いずれもソース領域１０１とド
レイン領域１０２を結ぶ線分で定義される。したがっ
て、図１に示された半導体装置は本発明の第１の半導体
装置である。同様に本発明の第２に関しても、薄膜半導
体１０８は、Ｎ型のソース領域１０１およびドレイン領
域１０２の間に存在し、真性のベース領域１０７と、Ｎ
型ので、ソース領域１０１とドレイン領域１０２とはベ
ース領域１０７によって分離された浮島領域１０３〜１
０６を有するので、条件（４）を満たす。
外縁１１３、１１４は、いずれもソース領域１０１とド
レイン領域１０２を結ぶ線分で定義される。したがっ
て、図１に示された半導体装置は本発明の第１の半導体
装置である。同様に本発明の第２に関しても、薄膜半導
体１０８は、Ｎ型のソース領域１０１およびドレイン領
域１０２の間に存在し、真性のベース領域１０７と、Ｎ
型ので、ソース領域１０１とドレイン領域１０２とはベ
ース領域１０７によって分離された浮島領域１０３〜１
０６を有するので、条件（４）を満たす。
【００２７】さらに、ベース領域１０７のみを経由して
ソース領域１０１からドレイン領域１０２へ至る最短距
離は、ベース領域１０７と浮島領域１０３〜１０７（す
なわち、薄膜半導体１０８のソース領域１０１とドレイ
ン領域１０２以外の部分全て）を経由して前記ソース領
域からドレイン領域へ至る最短距離の約２．０７倍であ
るので、条件（５）を満たす。したがって、図１に示さ
れた半導体装置は本発明の第２の半導体装置である。
ソース領域１０１からドレイン領域１０２へ至る最短距
離は、ベース領域１０７と浮島領域１０３〜１０７（す
なわち、薄膜半導体１０８のソース領域１０１とドレイ
ン領域１０２以外の部分全て）を経由して前記ソース領
域からドレイン領域へ至る最短距離の約２．０７倍であ
るので、条件（５）を満たす。したがって、図１に示さ
れた半導体装置は本発明の第２の半導体装置である。
【００２８】同様に本発明の第３に関しても、薄膜半導
体１０８は、Ｎ型のソース領域１０１からドレイン領域
１０２へつながる、真性のベース領域１０７と、ベース
領域１０７によってソース領域１０１とドレイン領域１
０２から分離されたＮ型の浮島領域１０３とを有するの
で、条件（６）を満たす。したがって、図１に示された
半導体装置は本発明の第３の半導体装置である。また、
ベース領域上をソース領域からドレイン領域へ至る経路
の平均幅は、薄膜半導体上をソース領域からドレイン領
域へ至る平均幅（ここではＷ）の約１／６であるので、
上記条件（１０）をも満たす。
体１０８は、Ｎ型のソース領域１０１からドレイン領域
１０２へつながる、真性のベース領域１０７と、ベース
領域１０７によってソース領域１０１とドレイン領域１
０２から分離されたＮ型の浮島領域１０３とを有するの
で、条件（６）を満たす。したがって、図１に示された
半導体装置は本発明の第３の半導体装置である。また、
ベース領域上をソース領域からドレイン領域へ至る経路
の平均幅は、薄膜半導体上をソース領域からドレイン領
域へ至る平均幅（ここではＷ）の約１／６であるので、
上記条件（１０）をも満たす。
【００２９】同様に本発明の第４に関しても、薄膜半導
体１０８は、真性のベース領域１０７をただ一つ有し、
また、ソース／ドレイン領域と同じＮ型で、ベース領域
１０７によってソース領域１０１とドレイン領域１０２
から分離された浮島領域１０５とを有するので、条件
（７）を満たす。したがって、図１に示された半導体装
置は本発明の第４の半導体装置である。
体１０８は、真性のベース領域１０７をただ一つ有し、
また、ソース／ドレイン領域と同じＮ型で、ベース領域
１０７によってソース領域１０１とドレイン領域１０２
から分離された浮島領域１０５とを有するので、条件
（７）を満たす。したがって、図１に示された半導体装
置は本発明の第４の半導体装置である。
【００３０】同様に本発明の第５に関しても、薄膜半導
体１０８は、ソース領域１０１、ドレイン領域１０２
と、ソース領域からドレイン領域へつながる真性のベー
ス領域１０７と、ソース／ドレイン領域と同じＮ型で、
ソース領域とドレイン領域とはベース領域によって分離
された浮島領域１０３〜１０６のみからなるので、条件
（８）を満たす。
体１０８は、ソース領域１０１、ドレイン領域１０２
と、ソース領域からドレイン領域へつながる真性のベー
ス領域１０７と、ソース／ドレイン領域と同じＮ型で、
ソース領域とドレイン領域とはベース領域によって分離
された浮島領域１０３〜１０６のみからなるので、条件
（８）を満たす。
【００３１】さらに、ベース領域１０７の面積をベース
領域のみを経由してソース領域からドレイン領域へ至る
最短経路長により除した値は、薄膜半導体１０８のソー
ス領域とドレイン領域以外の面積をソース領域からドレ
イン領域へ至る最短経路長により除した値の約１／３な
ので、条件（９）を満たす。したがって、図１に示され
た半導体装置は本発明の第５の半導体装置である。
領域のみを経由してソース領域からドレイン領域へ至る
最短経路長により除した値は、薄膜半導体１０８のソー
ス領域とドレイン領域以外の面積をソース領域からドレ
イン領域へ至る最短経路長により除した値の約１／３な
ので、条件（９）を満たす。したがって、図１に示され
た半導体装置は本発明の第５の半導体装置である。
【００３２】本実施例での電流の流れを図４（Ａ）およ
び図４（Ｂ）に示す。図４（Ａ）は非選択（ＯＦＦ）状
態を示したもので、流れる電流はリーク電流である。図
の矢印に示されるようにリーク電流は、非選択状態で
は、浮島領域の間をかいくぐるように、ベース領域をジ
グザグにソース領域からドレイン領域へ流れる。この場
合、見掛けのチャネルの大きさは長さＬ、幅Ｗだが、実
際のリーク電流の流れに基づく、実質的なチャネルの大
きさは、見掛けのチャネル長よりも長く、チャネル幅よ
りも狭い。（図４（Ａ））
び図４（Ｂ）に示す。図４（Ａ）は非選択（ＯＦＦ）状
態を示したもので、流れる電流はリーク電流である。図
の矢印に示されるようにリーク電流は、非選択状態で
は、浮島領域の間をかいくぐるように、ベース領域をジ
グザグにソース領域からドレイン領域へ流れる。この場
合、見掛けのチャネルの大きさは長さＬ、幅Ｗだが、実
際のリーク電流の流れに基づく、実質的なチャネルの大
きさは、見掛けのチャネル長よりも長く、チャネル幅よ
りも狭い。（図４（Ａ））
【００３３】一方、選択（ＯＮ）状態では、ベース領域
がゲイト電極に印加された電圧によって反転し、すなわ
ち、ベース領域が浮島領域と同じＮ型となり、したがっ
て、ドレイン電流は浮島を横断して流れる。したがっ
て、選択状態では実質的なチャネルの大きさは、ほぼ見
掛けのチャネルの大きさと同程度である。（図４
（Ｂ）） 例えば、非選択状態と同じ状況を実現させるには、同じ
デザインルールを用いても、図１（Ｂ）から浮島領域１
０３〜１０６を除去した構造のものを作製すればよい。
すなわち、チャネルがジグザグに配置され、チャネル長
が極めて長くなったＴＦＴ（図４（Ｅ）ができる。
がゲイト電極に印加された電圧によって反転し、すなわ
ち、ベース領域が浮島領域と同じＮ型となり、したがっ
て、ドレイン電流は浮島を横断して流れる。したがっ
て、選択状態では実質的なチャネルの大きさは、ほぼ見
掛けのチャネルの大きさと同程度である。（図４
（Ｂ）） 例えば、非選択状態と同じ状況を実現させるには、同じ
デザインルールを用いても、図１（Ｂ）から浮島領域１
０３〜１０６を除去した構造のものを作製すればよい。
すなわち、チャネルがジグザグに配置され、チャネル長
が極めて長くなったＴＦＴ（図４（Ｅ）ができる。
【００３４】しかしながら、このようなＴＦＴでは、選
択状態に本実施例の半導体装置のような大きなドレイン
電流を流すことはできない。これは、従来のＴＦＴが選
択状態でも非選択状態でも実質的なチャネルが幾何学的
なチャネルと同じためである。これに対し、本実施例や
他の実施例でも明らかなように、本発明では、選択状態
と非選択状態で実質的なチャネルが大きく変化すること
を特徴とし、よって、ＯＮ／ＯＦＦ比を大きくできる。
ＬとＷの値をそのままにデザインルールを最適化して設
計すると、本実施例と同様な構造の半導体装置のＯＮ／
ＯＦＦ比は、図４（Ｅ）のＴＦＴの１５倍のＯＮ／ＯＦ
Ｆ比を得ることができる。
択状態に本実施例の半導体装置のような大きなドレイン
電流を流すことはできない。これは、従来のＴＦＴが選
択状態でも非選択状態でも実質的なチャネルが幾何学的
なチャネルと同じためである。これに対し、本実施例や
他の実施例でも明らかなように、本発明では、選択状態
と非選択状態で実質的なチャネルが大きく変化すること
を特徴とし、よって、ＯＮ／ＯＦＦ比を大きくできる。
ＬとＷの値をそのままにデザインルールを最適化して設
計すると、本実施例と同様な構造の半導体装置のＯＮ／
ＯＦＦ比は、図４（Ｅ）のＴＦＴの１５倍のＯＮ／ＯＦ
Ｆ比を得ることができる。
【００３５】よりＯＮ／ＯＦＦ比を向上させるには、Ｗ
／Ｌをより大きくすればよい。かくすると、非選択状態
においては、実質的なチャネル長が増加する一方、選択
状態においてはチャネル幅が増加するので、リーク電流
は減少し、ドレイン電流は増加する。かくすることによ
り、非選択状態における実質的なチャネル長を選択状態
におけるものの５〜５０倍に、非選択状態における実質
的なチャネル幅を選択状態におけるものの１／２〜１／
２０倍にすることも可能であり、この結果、ＯＮ／ＯＦ
Ｆ比を、１００倍にまで拡大できる。
／Ｌをより大きくすればよい。かくすると、非選択状態
においては、実質的なチャネル長が増加する一方、選択
状態においてはチャネル幅が増加するので、リーク電流
は減少し、ドレイン電流は増加する。かくすることによ
り、非選択状態における実質的なチャネル長を選択状態
におけるものの５〜５０倍に、非選択状態における実質
的なチャネル幅を選択状態におけるものの１／２〜１／
２０倍にすることも可能であり、この結果、ＯＮ／ＯＦ
Ｆ比を、１００倍にまで拡大できる。
【００３６】〔実施例２〕 図２に本発明の１実施例を
示す。図２（Ａ）は本実施例の半導体装置の概略を示し
たものである。薄膜半導体２０８には、同じ層内にソー
ス領域２０１、ドレイン領域２０２、浮島領域２０３〜
２０６、ベース領域２０７が形成される。ここで、ソー
ス／ドレイン領域、浮島領域の導電型はＰ型とするため
に、１００〜２００００Åの真性多結晶シリコン膜に硼
素を１×１０18〜１×１０22原子／ｃｍ3 、好ましく
は、３×１０20〜３×１０21原子／ｃｍ3 、例えば、１
×１０21原子／ｃｍ3 の濃度で選択的にドーピングす
る。一方、ベース領域にはドーピングはおこなわず、そ
のため、ベース領域２０７の導電型は真性である。
示す。図２（Ａ）は本実施例の半導体装置の概略を示し
たものである。薄膜半導体２０８には、同じ層内にソー
ス領域２０１、ドレイン領域２０２、浮島領域２０３〜
２０６、ベース領域２０７が形成される。ここで、ソー
ス／ドレイン領域、浮島領域の導電型はＰ型とするため
に、１００〜２００００Åの真性多結晶シリコン膜に硼
素を１×１０18〜１×１０22原子／ｃｍ3 、好ましく
は、３×１０20〜３×１０21原子／ｃｍ3 、例えば、１
×１０21原子／ｃｍ3 の濃度で選択的にドーピングす
る。一方、ベース領域にはドーピングはおこなわず、そ
のため、ベース領域２０７の導電型は真性である。
【００３７】ソース領域２０１にはソース配線・電極２
１０を、また、ドレイン領域２０２にはドレイン配線・
電極２１２を形成する。そして、ゲイト絶縁膜（図示せ
ず）を介して、その上にゲイト電極２０９を形成する。
ゲイト電極は、そのままゲイト配線２１１と電気的に接
続される。本実施例では、本発明の条件（１３）もしく
は（１４）を満たす構成をした。すなわち、ゲイト電極
の薄膜半導体上に存在する部分の形状は、ベース領域２
０７の形状と実質的に同じである。
１０を、また、ドレイン領域２０２にはドレイン配線・
電極２１２を形成する。そして、ゲイト絶縁膜（図示せ
ず）を介して、その上にゲイト電極２０９を形成する。
ゲイト電極は、そのままゲイト配線２１１と電気的に接
続される。本実施例では、本発明の条件（１３）もしく
は（１４）を満たす構成をした。すなわち、ゲイト電極
の薄膜半導体上に存在する部分の形状は、ベース領域２
０７の形状と実質的に同じである。
【００３８】このような構造を得る方法を図２（Ｂ）お
よび図２（Ｃ）を用いて説明する。まず、何らドーピン
グのされていない薄膜半導体２０８上にゲイト絶縁膜を
介して、ゲイト電極２０９を形成するが、その際には、
浮島領域を形成する部分にホール２１３〜２１６を形成
しておく。（図２（Ｂ））
よび図２（Ｃ）を用いて説明する。まず、何らドーピン
グのされていない薄膜半導体２０８上にゲイト絶縁膜を
介して、ゲイト電極２０９を形成するが、その際には、
浮島領域を形成する部分にホール２１３〜２１６を形成
しておく。（図２（Ｂ））
【００３９】その後、不純物のドーピングをおこない、
薄膜半導体領域にＰ型の領域を形成する。このようにし
て、ソース領域２０１、ドレイン領域２０２、浮島領域
２０３〜２０６が形成される。しかし、薄膜半導体領域
でも、ゲイト電極２０９の下の部分には意図的にはドー
ピングされないので、真性なままで、これはベース領域
となる。（図２（Ｃ）） ゲイト電極の形状を別にすれば、本実施例の半導体装置
は、実施例１の半導体装置と同じ構造であり、動作も全
く同じである。
薄膜半導体領域にＰ型の領域を形成する。このようにし
て、ソース領域２０１、ドレイン領域２０２、浮島領域
２０３〜２０６が形成される。しかし、薄膜半導体領域
でも、ゲイト電極２０９の下の部分には意図的にはドー
ピングされないので、真性なままで、これはベース領域
となる。（図２（Ｃ）） ゲイト電極の形状を別にすれば、本実施例の半導体装置
は、実施例１の半導体装置と同じ構造であり、動作も全
く同じである。
【００４０】〔実施例３〕 図３に本発明の１実施例を
示す。図３は本実施例のの半導体装置の作製プロセスの
概略を示したものである。左側が上から見た模式図（上
面図）、右側が上面図のＡ−Ａ’での断面図である。ま
ず、真性の薄膜半導体３０１を形成し、これを覆って、
ゲイト絶縁膜３０２を厚さ１０００〜２００００Åの酸
化珪素もしくは窒化珪素で形成する。（図３（Ａ））
示す。図３は本実施例のの半導体装置の作製プロセスの
概略を示したものである。左側が上から見た模式図（上
面図）、右側が上面図のＡ−Ａ’での断面図である。ま
ず、真性の薄膜半導体３０１を形成し、これを覆って、
ゲイト絶縁膜３０２を厚さ１０００〜２００００Åの酸
化珪素もしくは窒化珪素で形成する。（図３（Ａ））
【００４１】さらに、アルミニウム、タンタル、チタ
ン、モリブテン、タングステン、シリコン等の材料によ
ってゲイト電極３０３を形成する。（図３（Ｂ）） そして、このゲイト電極をマスクとして、自己整合的に
燐もしくは硼素をイオン注入法等の方法で、薄膜半導体
３０１中に導入する。このようにして、ソース領域３０
４、ドレイン領域３０５、浮島領域３０６〜３０８が形
成される。ゲイト電極の下の薄膜半導体には不純物が導
入されないので、真性のままで、この部分はベース領域
となる。（図３（Ｃ））
ン、モリブテン、タングステン、シリコン等の材料によ
ってゲイト電極３０３を形成する。（図３（Ｂ）） そして、このゲイト電極をマスクとして、自己整合的に
燐もしくは硼素をイオン注入法等の方法で、薄膜半導体
３０１中に導入する。このようにして、ソース領域３０
４、ドレイン領域３０５、浮島領域３０６〜３０８が形
成される。ゲイト電極の下の薄膜半導体には不純物が導
入されないので、真性のままで、この部分はベース領域
となる。（図３（Ｃ））
【００４２】本実施例での電流の流れを図４（Ｃ）およ
び図４（Ｄ）に示す。図４（Ｃ）は非選択（ＯＦＦ）状
態を示したもので、流れる電流はリーク電流である。図
の矢印に示されるようにリーク電流は、非選択状態で
は、浮島領域の間をかいくぐるように、ベース領域をジ
グザグにソース領域からドレイン領域へ流れる。この場
合、実質的なチャネルの長は、見掛けのチャネル長より
も長く、実質的なチャネル幅は、見掛けのチャネル幅よ
りも狭い。（図４（Ｃ））
び図４（Ｄ）に示す。図４（Ｃ）は非選択（ＯＦＦ）状
態を示したもので、流れる電流はリーク電流である。図
の矢印に示されるようにリーク電流は、非選択状態で
は、浮島領域の間をかいくぐるように、ベース領域をジ
グザグにソース領域からドレイン領域へ流れる。この場
合、実質的なチャネルの長は、見掛けのチャネル長より
も長く、実質的なチャネル幅は、見掛けのチャネル幅よ
りも狭い。（図４（Ｃ））
【００４３】一方、選択（ＯＮ）状態では、ベース領域
がゲイト電極に印加された電圧によって反転し、すなわ
ち、ベース領域が浮島領域と同じ導電型となり、したが
って、ドレイン電流は浮島を横断して流れる。したがっ
て、選択状態では実質的なチャネルの大きさは、ほぼ見
掛けのチャネルの大きさと同程度である。（図４
（Ｄ））
がゲイト電極に印加された電圧によって反転し、すなわ
ち、ベース領域が浮島領域と同じ導電型となり、したが
って、ドレイン電流は浮島を横断して流れる。したがっ
て、選択状態では実質的なチャネルの大きさは、ほぼ見
掛けのチャネルの大きさと同程度である。（図４
（Ｄ））
【００４４】〔実施例４〕 図５に本発明のいくつかの
実施例を示す。図５（Ｃ）は従来のＴＦＴの概念図であ
る。すなわち、島状の薄膜半導体に、ソース領域５２１
とドレイン領域５２２の間に意図的にＮ型もしくはＰ型
の不純物がドーピングされていない真性のチャネル領域
５２３を形成し、チャネル領域をゲイト電極で制御する
ことにより、ソース領域とドレイン領域の間を矢印のよ
うに電流を流すものである。非選択状態においても矢印
のように、ソース領域からドレイン領域へリーク電流が
流れる。ここで、第１の外縁５２４および第２の外縁５
２５はソース領域５２１とドレイン領域５２２を結ぶ曲
線であり、島状薄膜半導体は、外縁５２４、５２５を含
む閉じた線によって分離形成されたものである。このよ
うなＴＦＴにおいては、浮島領域が存在しないので、本
発明のいずれでもない。（図５（Ｃ））
実施例を示す。図５（Ｃ）は従来のＴＦＴの概念図であ
る。すなわち、島状の薄膜半導体に、ソース領域５２１
とドレイン領域５２２の間に意図的にＮ型もしくはＰ型
の不純物がドーピングされていない真性のチャネル領域
５２３を形成し、チャネル領域をゲイト電極で制御する
ことにより、ソース領域とドレイン領域の間を矢印のよ
うに電流を流すものである。非選択状態においても矢印
のように、ソース領域からドレイン領域へリーク電流が
流れる。ここで、第１の外縁５２４および第２の外縁５
２５はソース領域５２１とドレイン領域５２２を結ぶ曲
線であり、島状薄膜半導体は、外縁５２４、５２５を含
む閉じた線によって分離形成されたものである。このよ
うなＴＦＴにおいては、浮島領域が存在しないので、本
発明のいずれでもない。（図５（Ｃ））
【００４５】しかしながら、チャネル領域に浮島領域を
形成したものは、本発明となる。図５（Ａ）では、ソー
ス領域５０１、ドレイン領域５０２以外に、浮島領域５
０４、５０５を設け、その間をベース領域５０３とした
ものである。このような構造の薄膜半導体装置は、図１
のものと実質的に同じであるので、実施例１と同様、本
発明の第１乃至第５を満たす。（図５（Ａ））
形成したものは、本発明となる。図５（Ａ）では、ソー
ス領域５０１、ドレイン領域５０２以外に、浮島領域５
０４、５０５を設け、その間をベース領域５０３とした
ものである。このような構造の薄膜半導体装置は、図１
のものと実質的に同じであるので、実施例１と同様、本
発明の第１乃至第５を満たす。（図５（Ａ））
【００４６】図５（Ｂ）も本発明の一例である。しか
し、浮島領域は５１４、５１５と２つ存在するものの、
いずれの浮島領域も第１の外縁とベース領域５１３によ
って囲まれているので、本発明の第１で要件とされる条
件（２）を満たさず、本発明の第１ではない。また、ベ
ース領域５１３のみを経由してソース領域５１１からド
レイン領域５１２へ至る最短距離は、ベース領域と浮島
領域５１４、５１５を経由して前記ソース領域からドレ
イン領域へ至る最短距離よりも大きくはないので、本発
明の第２で要件とされる条件（５）を満たさず、本発明
の第２でもない。
し、浮島領域は５１４、５１５と２つ存在するものの、
いずれの浮島領域も第１の外縁とベース領域５１３によ
って囲まれているので、本発明の第１で要件とされる条
件（２）を満たさず、本発明の第１ではない。また、ベ
ース領域５１３のみを経由してソース領域５１１からド
レイン領域５１２へ至る最短距離は、ベース領域と浮島
領域５１４、５１５を経由して前記ソース領域からドレ
イン領域へ至る最短距離よりも大きくはないので、本発
明の第２で要件とされる条件（５）を満たさず、本発明
の第２でもない。
【００４７】しかし、薄膜半導体は、ソース領域５１１
からドレイン領域５１２へつながる、真性のベース領域
５１３と、ソース／ドレイン領域と同じ導電型で、ベー
ス領域によってソース領域とドレイン領域から分離され
た浮島領域５１４、５１５を有するので、上記条件
（６）を満たす。したがって、本発明の第３である。加
えて、ベース領域上をソース領域からドレイン領域へ至
る経路の平均幅は、薄膜半導体上をソース領域からドレ
イン領域へ至る経路の平均幅の約１／３となるので、上
記条件（１０）をも満たす。さらに、薄膜半導体は、唯
一の真性のベース領域５１３と、浮島領域５１４、５１
５とを有するので、上記条件（７）を満たす。したがっ
て、本発明の第４である。
からドレイン領域５１２へつながる、真性のベース領域
５１３と、ソース／ドレイン領域と同じ導電型で、ベー
ス領域によってソース領域とドレイン領域から分離され
た浮島領域５１４、５１５を有するので、上記条件
（６）を満たす。したがって、本発明の第３である。加
えて、ベース領域上をソース領域からドレイン領域へ至
る経路の平均幅は、薄膜半導体上をソース領域からドレ
イン領域へ至る経路の平均幅の約１／３となるので、上
記条件（１０）をも満たす。さらに、薄膜半導体は、唯
一の真性のベース領域５１３と、浮島領域５１４、５１
５とを有するので、上記条件（７）を満たす。したがっ
て、本発明の第４である。
【００４８】また、薄膜半導体は、ソース領域５１１、
ドレイン領域５１２と、ソース領域からドレイン領域へ
つながる、真性のベース領域５１３と、浮島領域５１
４、５１５のみからなるので、上記条件（８）を満た
す。そして、ベース領域５１３の面積を、ベース領域５
１３のみを経由してソース領域５１１からドレイン領域
５１２へ至る最短経路長（図５（Ｂ）においては、この
値は、ソース領域からドレイン領域へ至る最短経路長と
ほぼ同じである）により除した値が、薄膜半導体のソー
ス領域５１１とドレイン領域５１２以外の面積（すなわ
ち、ベース領域５１３と浮島領域５１４、５１５の面積
の和）をソース領域からドレイン領域へ至る最短経路長
により除した値よりも小さいので、上記条件（９）を満
たす。したがって、本発明の第５である。
ドレイン領域５１２と、ソース領域からドレイン領域へ
つながる、真性のベース領域５１３と、浮島領域５１
４、５１５のみからなるので、上記条件（８）を満た
す。そして、ベース領域５１３の面積を、ベース領域５
１３のみを経由してソース領域５１１からドレイン領域
５１２へ至る最短経路長（図５（Ｂ）においては、この
値は、ソース領域からドレイン領域へ至る最短経路長と
ほぼ同じである）により除した値が、薄膜半導体のソー
ス領域５１１とドレイン領域５１２以外の面積（すなわ
ち、ベース領域５１３と浮島領域５１４、５１５の面積
の和）をソース領域からドレイン領域へ至る最短経路長
により除した値よりも小さいので、上記条件（９）を満
たす。したがって、本発明の第５である。
【００４９】非選択状態の実質的なチャネル長は、図の
矢印に示されるリーク電流の流れる距離であり、図から
明らかなように図５（Ｂ）に示される構造の半導体装置
は、図５（Ａ）に示されるものに比較して、非選択状態
の実質的なチャネル長は大きくないし、また、選択状態
の実質的なチャネル長に比較しても大きくない。本発明
の第１および第２は非選択状態の実質的なチャネル長
が、選択状態の実質的なチャネル長よりも大きなことを
要求しているので、本発明の第１および第２には該当し
ないのは当然である。
矢印に示されるリーク電流の流れる距離であり、図から
明らかなように図５（Ｂ）に示される構造の半導体装置
は、図５（Ａ）に示されるものに比較して、非選択状態
の実質的なチャネル長は大きくないし、また、選択状態
の実質的なチャネル長に比較しても大きくない。本発明
の第１および第２は非選択状態の実質的なチャネル長
が、選択状態の実質的なチャネル長よりも大きなことを
要求しているので、本発明の第１および第２には該当し
ないのは当然である。
【００５０】しかしながら、図５（Ｂ）に示される半導
体装置が、図５（Ｃ）に示される従来のＴＦＴとリーク
電流が変わらないわけではない。最大の理由は、浮島領
域５１４、５１５が形成されたため、選択状態の実質的
なチャネル幅に比較して、非選択状態の実質的なチャネ
ル幅が減少することである。このことにより、リーク電
流を抑制することができる。本発明の第３乃至第５は、
非選択状態の実質的なチャネル幅が、選択状態の実質的
なチャネル幅よりも小さいことを要求しているので、本
発明の第３乃至第５には該当する。
体装置が、図５（Ｃ）に示される従来のＴＦＴとリーク
電流が変わらないわけではない。最大の理由は、浮島領
域５１４、５１５が形成されたため、選択状態の実質的
なチャネル幅に比較して、非選択状態の実質的なチャネ
ル幅が減少することである。このことにより、リーク電
流を抑制することができる。本発明の第３乃至第５は、
非選択状態の実質的なチャネル幅が、選択状態の実質的
なチャネル幅よりも小さいことを要求しているので、本
発明の第３乃至第５には該当する。
【００５１】次に図５（Ｄ）のような半導体素子につい
て考える。ここで、ソース領域５３１、ドレイン領域５
３２、浮島領域５３５以外に、それらと同じ導電型の領
域５３６が設けられ、かつ領域５３６には、いかなる電
極・配線も接続されない。そして、真性の領域５３３と
５３４が形成される。このような構造の装置において
は、領域５３６は、第１の外縁とベース領域に相当する
領域５３３、５３４だけでなく、第２の外縁にも囲まれ
ているので、上記条件（２）を満たさず、したがって、
本発明の第１ではない。
て考える。ここで、ソース領域５３１、ドレイン領域５
３２、浮島領域５３５以外に、それらと同じ導電型の領
域５３６が設けられ、かつ領域５３６には、いかなる電
極・配線も接続されない。そして、真性の領域５３３と
５３４が形成される。このような構造の装置において
は、領域５３６は、第１の外縁とベース領域に相当する
領域５３３、５３４だけでなく、第２の外縁にも囲まれ
ているので、上記条件（２）を満たさず、したがって、
本発明の第１ではない。
【００５２】さらに、ベース領域に相当する真性の領域
５３３と５３４が分離しているので、ベース領域のみを
経由してソース領域からドレイン領域へ至ることができ
ない（必ず、領域５３６を通過することとなる）ので、
ベース領域のみを経由してソース領域からドレイン領域
へ至る最短距離という概念がなく、すなわち、上記条件
（５）を満たさないので、本発明の第２でもない。
５３３と５３４が分離しているので、ベース領域のみを
経由してソース領域からドレイン領域へ至ることができ
ない（必ず、領域５３６を通過することとなる）ので、
ベース領域のみを経由してソース領域からドレイン領域
へ至る最短距離という概念がなく、すなわち、上記条件
（５）を満たさないので、本発明の第２でもない。
【００５３】また、ベース領域に相当する真性の領域５
３３もしくは５３４のいずれも、領域５３６で分断され
ているため、ソース領域からドレイン領域へつながるこ
とがなく、したがって、上記条件（６）および（８）を
満たさず、本発明の第３および第５ではない。そして、
ベース領域に相当する真性の領域は２つあるので、上記
条件（７）を満たさず、本発明の第４でもない。したが
って、図５（Ｄ）のような構造の半導体装置は本発明の
いずれでもない。ただし、領域５３６に電極・配線が接
続されると、これはソース領域もしくはドレイン領域と
され、構造的には浮島領域が１つである以外は、図５
（Ｂ）と実質的に同じとなるので、本発明の第３乃至第
５を満たす。（図５（Ｄ））
３３もしくは５３４のいずれも、領域５３６で分断され
ているため、ソース領域からドレイン領域へつながるこ
とがなく、したがって、上記条件（６）および（８）を
満たさず、本発明の第３および第５ではない。そして、
ベース領域に相当する真性の領域は２つあるので、上記
条件（７）を満たさず、本発明の第４でもない。したが
って、図５（Ｄ）のような構造の半導体装置は本発明の
いずれでもない。ただし、領域５３６に電極・配線が接
続されると、これはソース領域もしくはドレイン領域と
され、構造的には浮島領域が１つである以外は、図５
（Ｂ）と実質的に同じとなるので、本発明の第３乃至第
５を満たす。（図５（Ｄ））
【００５４】〔実施例５〕 図７に本発明のいくつかの
実施例を示す。図７（Ａ）の構造の半導体装置は、ソー
ス領域７０１、ドレイン領域７０２の間に浮島領域７０
４（いずれもＮ型）と、真性のベース領域７０３を有す
る。このような装置においては浮島領域が１つしかない
ので、本発明の第１の要件、条件（２）を満たさず、し
たがって、本発明の第１ではない。しかしながら、選択
状態のドレイン電流の流れは、図の点線の矢印で示され
るものである一方、浮島領域７０３が存在するために、
非選択状態のリーク電流の経路は図の実線の矢印で示し
たもののようになり、すなわち、非選択状態の実質的な
チャネル長（実線矢印）が、選択状態の実質的なチャネ
ル長（点線矢印）より長く、したがって、条件（５）を
満たし、本発明の第２である。
実施例を示す。図７（Ａ）の構造の半導体装置は、ソー
ス領域７０１、ドレイン領域７０２の間に浮島領域７０
４（いずれもＮ型）と、真性のベース領域７０３を有す
る。このような装置においては浮島領域が１つしかない
ので、本発明の第１の要件、条件（２）を満たさず、し
たがって、本発明の第１ではない。しかしながら、選択
状態のドレイン電流の流れは、図の点線の矢印で示され
るものである一方、浮島領域７０３が存在するために、
非選択状態のリーク電流の経路は図の実線の矢印で示し
たもののようになり、すなわち、非選択状態の実質的な
チャネル長（実線矢印）が、選択状態の実質的なチャネ
ル長（点線矢印）より長く、したがって、条件（５）を
満たし、本発明の第２である。
【００５５】この効果をより顕著にするには、図７
（Ｂ）に示されるように、浮島領域をＴ字型にすればよ
い。以上の例から明らかにされることは、浮島領域が選
択状態のドレイン電流の経路に設けられると、非選択状
態にはリーク電流は浮島領域を避けて流れる必要から、
その経路長がより長くなり、したがって、よりリーク電
流が減少するということである。図では、浮島領域は十
分に大きな面積を有しているように描かれているが、非
常に小さな面積のものであっても、その配置が適切であ
ると、リーク電流低減の上で極めて有効である。（図
７）
（Ｂ）に示されるように、浮島領域をＴ字型にすればよ
い。以上の例から明らかにされることは、浮島領域が選
択状態のドレイン電流の経路に設けられると、非選択状
態にはリーク電流は浮島領域を避けて流れる必要から、
その経路長がより長くなり、したがって、よりリーク電
流が減少するということである。図では、浮島領域は十
分に大きな面積を有しているように描かれているが、非
常に小さな面積のものであっても、その配置が適切であ
ると、リーク電流低減の上で極めて有効である。（図
７）
【００５６】〔実施例６〕 図８に本発明の１実施例を
示す。図８の構造の半導体装置は、いずれもＰ型のソー
ス領域８０１とドレイン領域８０２、浮島領域８０４、
８０５と、弱いＮ型のベース領域８０３を有する。これ
らは条件（４）、（８）を満たす。非選択状態のリーク
電流は、矢印に示したように流れる。このような半導体
装置においては、条件（３）を満たすような外縁が存在
しないので、図８の装置は本発明の第１ではない。
示す。図８の構造の半導体装置は、いずれもＰ型のソー
ス領域８０１とドレイン領域８０２、浮島領域８０４、
８０５と、弱いＮ型のベース領域８０３を有する。これ
らは条件（４）、（８）を満たす。非選択状態のリーク
電流は、矢印に示したように流れる。このような半導体
装置においては、条件（３）を満たすような外縁が存在
しないので、図８の装置は本発明の第１ではない。
【００５７】しかし、ベース領域８０３のみを経由して
ソース領域８０１からドレイン領域８０２へ至る最短距
離は、ベース領域８０３と浮島領域８０４、８０５を経
由して前記ソース領域からドレイン領域へ至る最短距離
よりも大きいので、条件（５）を満足し、本発明の第２
である。同様に、ベース領域８０３はソース領域８０１
からドレイン領域８０２へつながる唯一のものであるの
で、条件（６）、（７）を満たし、本発明の第３および
第４である。
ソース領域８０１からドレイン領域８０２へ至る最短距
離は、ベース領域８０３と浮島領域８０４、８０５を経
由して前記ソース領域からドレイン領域へ至る最短距離
よりも大きいので、条件（５）を満足し、本発明の第２
である。同様に、ベース領域８０３はソース領域８０１
からドレイン領域８０２へつながる唯一のものであるの
で、条件（６）、（７）を満たし、本発明の第３および
第４である。
【００５８】さらに、ベース領域８０３の面積ｓをベー
ス領域のみを経由してソース領域からドレイン領域へ至
る最短経路長ｌにより除した値と、薄膜半導体のソース
領域とドレイン領域以外の面積Ｓをソース領域からドレ
イン領域へ至る最短経路長Ｌにより除した値とを比較す
ると、ｓ＜Ｓ、ｌ＞Ｌであることから、ｓ／ｌ＜Ｓ／ｌ
＜Ｓ／Ｌとなり、前者が後者よりも小さく、条件（９）
を満たし、したがって、本発明の第５である。このよう
に、ソース領域、ドレイン領域が、その周囲をベース領
域によって囲まれていたとしても本発明のリーク電流低
減の効果がなくなるわけではない。
ス領域のみを経由してソース領域からドレイン領域へ至
る最短経路長ｌにより除した値と、薄膜半導体のソース
領域とドレイン領域以外の面積Ｓをソース領域からドレ
イン領域へ至る最短経路長Ｌにより除した値とを比較す
ると、ｓ＜Ｓ、ｌ＞Ｌであることから、ｓ／ｌ＜Ｓ／ｌ
＜Ｓ／Ｌとなり、前者が後者よりも小さく、条件（９）
を満たし、したがって、本発明の第５である。このよう
に、ソース領域、ドレイン領域が、その周囲をベース領
域によって囲まれていたとしても本発明のリーク電流低
減の効果がなくなるわけではない。
【００５９】〔実施例７〕 図９および図１０に本発明
をアクティブマトリクス型表示装置に応用した例を示
す。本実施例のアクティブマトリクス型表示装置とは、
例えば、液晶表示装置等に用いられる薄膜半導体装置の
回路である。図１０（Ａ）には、本実施例の回路の単位
画素を上面より見たものである。すなわち、ゲイト配線
（選択線）９８１他とデータ線９８２他が交差するよう
にマトリクス状に配置され、その間に薄膜半導体９８３
と画素電極９８４が設けられる。本実施例では、ゲイト
線の一部をエッチングすることにより、図４（Ａ）と同
等な形状を得る。このａ−ｂ断面を図９に示す。
をアクティブマトリクス型表示装置に応用した例を示
す。本実施例のアクティブマトリクス型表示装置とは、
例えば、液晶表示装置等に用いられる薄膜半導体装置の
回路である。図１０（Ａ）には、本実施例の回路の単位
画素を上面より見たものである。すなわち、ゲイト配線
（選択線）９８１他とデータ線９８２他が交差するよう
にマトリクス状に配置され、その間に薄膜半導体９８３
と画素電極９８４が設けられる。本実施例では、ゲイト
線の一部をエッチングすることにより、図４（Ａ）と同
等な形状を得る。このａ−ｂ断面を図９に示す。
【００６０】まず、図９（Ａ）について説明する。この
例は、側壁形成技術を用いて、オフセット部分を形成す
るものである。すなわち公知の側壁形成技術によって、
ゲイト電極９０７〜９１０（これらは全て同じ物質であ
る）の側面に絶縁物の側壁９１１を形成する。そして、
このゲイト電極および側壁（併せてゲイト電極部とい
う）をマスクとして、ゲイト絶縁物９０６を通して、Ｎ
型不純物イオンを絶縁基板９０１上の真性の薄膜半導体
９０２に加速して注入し、Ｎ型領域９０３〜９０５を得
る。この際、側壁９１１の下部にはＮ型不純物が注入さ
れないか、注入量が著しく低いので、オフセット領域９
１２が形成される。このようなオフセット領域を設ける
ことにより、リーク電流を低減できるが、本発明と組み
合わせることにより、よりリーク電流の低減を促進でき
る。
例は、側壁形成技術を用いて、オフセット部分を形成す
るものである。すなわち公知の側壁形成技術によって、
ゲイト電極９０７〜９１０（これらは全て同じ物質であ
る）の側面に絶縁物の側壁９１１を形成する。そして、
このゲイト電極および側壁（併せてゲイト電極部とい
う）をマスクとして、ゲイト絶縁物９０６を通して、Ｎ
型不純物イオンを絶縁基板９０１上の真性の薄膜半導体
９０２に加速して注入し、Ｎ型領域９０３〜９０５を得
る。この際、側壁９１１の下部にはＮ型不純物が注入さ
れないか、注入量が著しく低いので、オフセット領域９
１２が形成される。このようなオフセット領域を設ける
ことにより、リーク電流を低減できるが、本発明と組み
合わせることにより、よりリーク電流の低減を促進でき
る。
【００６１】図９（Ｂ）は、公知の側壁形成技術と低濃
度不純物領域形成技術を適用した実施例を示す。すなわ
ち、ゲイト電極９２７〜９３０（これらは全て同じ物質
である）をマスクとして、低濃度のＮ型不純物（濃度
は、ソース／ドレイン領域のものの１／１００〜１／１
００００が好ましい）を薄膜半導体９２２中に注入する
（第１のドーピング）。その後、公知の側壁形成技術に
よって、ゲイト電極９２７〜９３０の側面に側壁９３１
を形成する。この側壁は導電性のものでも、絶縁物でも
よい。
度不純物領域形成技術を適用した実施例を示す。すなわ
ち、ゲイト電極９２７〜９３０（これらは全て同じ物質
である）をマスクとして、低濃度のＮ型不純物（濃度
は、ソース／ドレイン領域のものの１／１００〜１／１
００００が好ましい）を薄膜半導体９２２中に注入する
（第１のドーピング）。その後、公知の側壁形成技術に
よって、ゲイト電極９２７〜９３０の側面に側壁９３１
を形成する。この側壁は導電性のものでも、絶縁物でも
よい。
【００６２】そして、このゲイト電極および側壁（併せ
てゲイト電極部という）をマスクとして、ゲイト絶縁物
９２６を通して、Ｎ型不純物イオンを絶縁基板９２１上
の真性の薄膜半導体９２２に加速して注入し、Ｎ型領域
９２３〜９２５を得る（第２のドーピング）。第２のド
ーピングの際、側壁９３１の下部にはＮ型不純物が注入
されず、したがって、第１のドーピングによって注入さ
れた低濃度なものなので、低濃度Ｎ型領域９３２が形成
される。このような低濃度Ｎ型領域を設けることによ
り、素子の短チャネル化による劣化を防止できる。。
てゲイト電極部という）をマスクとして、ゲイト絶縁物
９２６を通して、Ｎ型不純物イオンを絶縁基板９２１上
の真性の薄膜半導体９２２に加速して注入し、Ｎ型領域
９２３〜９２５を得る（第２のドーピング）。第２のド
ーピングの際、側壁９３１の下部にはＮ型不純物が注入
されず、したがって、第１のドーピングによって注入さ
れた低濃度なものなので、低濃度Ｎ型領域９３２が形成
される。このような低濃度Ｎ型領域を設けることによ
り、素子の短チャネル化による劣化を防止できる。。
【００６３】この他にも、特開平６−２９１３１５公報
に記載されているように、ゲイト電極９４７〜９５０の
側面および上面に陽極酸化物被膜９５１を形成し、これ
をマスクとして用いることによっても、絶縁基板９４１
上の真性の薄膜半導体９４２に図９（Ａ）と同様なオフ
セット領域９５２をＮ型領域９４３〜９４５とベース領
域の間に設けることができる。さらに、特開平７−１６
９９７４公報に記載されているように、側面の陽極酸化
技術を用いて、ゲイト絶縁膜９６６を選択的にエッチン
グし、これを用いて、絶縁基板９６１上の真性の薄膜半
導体９６２にＮ型領域９６３〜９６５とベース領域の間
に低濃度Ｎ型領域９７２を設けてもよい。なお、図１０
（Ｂ）のような回路配置としてもよい。ここでは、ゲイ
ト配線（選択線）９９１他とデータ線９９２他が交差す
るようにマトリクス状に配置され、その間に薄膜半導体
９９３と画素電極９９４が設けられる。
に記載されているように、ゲイト電極９４７〜９５０の
側面および上面に陽極酸化物被膜９５１を形成し、これ
をマスクとして用いることによっても、絶縁基板９４１
上の真性の薄膜半導体９４２に図９（Ａ）と同様なオフ
セット領域９５２をＮ型領域９４３〜９４５とベース領
域の間に設けることができる。さらに、特開平７−１６
９９７４公報に記載されているように、側面の陽極酸化
技術を用いて、ゲイト絶縁膜９６６を選択的にエッチン
グし、これを用いて、絶縁基板９６１上の真性の薄膜半
導体９６２にＮ型領域９６３〜９６５とベース領域の間
に低濃度Ｎ型領域９７２を設けてもよい。なお、図１０
（Ｂ）のような回路配置としてもよい。ここでは、ゲイ
ト配線（選択線）９９１他とデータ線９９２他が交差す
るようにマトリクス状に配置され、その間に薄膜半導体
９９３と画素電極９９４が設けられる。
【００６４】〔実施例８〕 図１１に本発明の１実施例
を示す。図１１の構造の半導体装置は、いずれもＮ型の
ソース領域１２１とドレイン領域１２２、浮島領域１２
３〜１２８と、真性のベース領域１２９を有する。非選
択状態のリーク電流は、矢印に示したように流れる。一
方、選択状態には、ベース領域および浮島領域全面をド
レイン電流が流れる。非選択状態のリーク電流の経路は
何通りかあるが、いずれの場合も、選択状態のドレイン
電流の流れに比較すると、経路の長さは長く、幅は狭
い。したがって、リーク電流は低減される。
を示す。図１１の構造の半導体装置は、いずれもＮ型の
ソース領域１２１とドレイン領域１２２、浮島領域１２
３〜１２８と、真性のベース領域１２９を有する。非選
択状態のリーク電流は、矢印に示したように流れる。一
方、選択状態には、ベース領域および浮島領域全面をド
レイン電流が流れる。非選択状態のリーク電流の経路は
何通りかあるが、いずれの場合も、選択状態のドレイン
電流の流れに比較すると、経路の長さは長く、幅は狭
い。したがって、リーク電流は低減される。
【００６５】
【発明の効果】本発明によって、薄膜半導体装置のリー
ク電流を低減させることが可能となった。本発明の薄膜
半導体装置は、特に、ソース領域−ドレイン領域間のリ
ーク電流が低いことの要求される液晶ディスプレーのア
クティブマトリクス回路における画素制御用に好まし
い。
ク電流を低減させることが可能となった。本発明の薄膜
半導体装置は、特に、ソース領域−ドレイン領域間のリ
ーク電流が低いことの要求される液晶ディスプレーのア
クティブマトリクス回路における画素制御用に好まし
い。
【００６６】従来、リーク電流を低減させる方法として
は、ＴＦＴを複数直列させる方法（例えば、特公平５−
４４１９５、同５−４４１９６）が知られていた。しか
し、この方法では、選択状態にＴＦＴが２つ直列に入っ
ているために、取り出せる電流がＴＦＴ１つのものの半
分でしかないという問題があった。本発明では、半導体
素子が直列に接続される構造とはなっていないので、そ
のような問題点はない。このように本発明は工業上、有
益な発明である。
は、ＴＦＴを複数直列させる方法（例えば、特公平５−
４４１９５、同５−４４１９６）が知られていた。しか
し、この方法では、選択状態にＴＦＴが２つ直列に入っ
ているために、取り出せる電流がＴＦＴ１つのものの半
分でしかないという問題があった。本発明では、半導体
素子が直列に接続される構造とはなっていないので、そ
のような問題点はない。このように本発明は工業上、有
益な発明である。
【図１】 実施例１の半導体装置の概念図を示す。
【図２】 実施例２の半導体装置の概念図と作製方法を
示す。
示す。
【図３】 実施例３の半導体装置の作製方法を示す。
【図４】 実施例１および３の半導体装置の動作原理を
示す。
示す。
【図５】 実施例４の半導体装置の概念図を示す。
【図６】 本発明の動作原理を示す。
【図７】 実施例５の半導体装置の概念図を示す。
【図８】 実施例６の半導体装置の概念図を示す。
【図９】 実施例７の半導体装置の断面図を示す。
【図１０】実施例７のアクティブマトリクス回路の概略
を示す。（上面図）
を示す。（上面図）
【図１１】実施例８の６の半導体装置の概念図を示す。
１０１・・・ソース領域
１０２・・・ドレイン領域
１０３〜１０６・・・浮島領域極
１０７・・・ベース領域
１０８・・・薄膜半導体
１０９・・・ゲイト電極
１１０・・・ソース配線・電極
１１１・・・ドレイン配線・電極
１１２・・・ゲイト配線
１１３・・・第１の外縁
１１４・・・第２の外縁
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
Claims (11)
- 【請求項１】 島状薄膜半導体と、ゲイト絶縁膜と、ゲ
イト電極とを有する薄膜半導体装置において、 前記島状薄膜半導体は、 ソース電極・配線に接続された第１の導電型を呈するソ
ース領域と、 ドレイン電極・配線に接続された前記第１の導電型を呈
するドレイン領域と、 前記ソース領域と前記ドレイン領域の間に存在し、真性
もしくは前記第１の導電型とは逆の導電型を呈するベー
ス領域と、 前記第１の導電型を呈し、前記ソース領域と前記ドレイ
ン領域とは前記ベース領域によって分離された浮島領域
と、を有し、 前記ベース領域の上もしくは下には、前記ゲイト絶縁膜
を介して、前記ゲイト電極が設けられており、 前記ベース領域のみを経由して前記ソース領域から前記
ドレイン領域へ至る最短距離は、前記ベース領域と前記
浮島領域を経由して前記ソース領域から前記ドレイン領
域へ至る最短距離よりも大きいことを特徴とする薄膜半
導体装置。 - 【請求項２】 島状薄膜半導体と、ゲイト絶縁膜と、ゲ
イト電極とを有する薄膜半導体装置において、 前記島状薄膜半導体は、第１の外縁および第２の外縁を
含む閉じた線によって形成され、 かつ、前記島状薄膜半導体は、 ソース電極・配線に接続された第１の導電型を呈するソ
ース領域と、 ドレイン電極・配線に接続された前記第１の導電型を呈
するドレイン領域と、 前記ソース領域と前記ドレイン領域の間に存在し、真性
もしくは前記第１の導電型とは逆の導電型を呈するベー
ス領域と、 前記第１の導電型を呈し、前記ベース領域および前記第
１の外縁によって囲まれた第１の浮島領域と、 前記第１の導電型を呈し、前記ベース領域および前記第
２の外縁によって囲まれた第２の浮島領域と、を有し、 前記ベース領域の上もしくは下には、前記ゲイト絶縁膜
を介して、前記ゲイト電極が設けられており、 前記第１および第２の外縁は、いずれも前記ソース領域
と前記ドレイン領域を結ぶ線分もしくは曲線で定義され
ることを特徴とする薄膜半導体装置。 - 【請求項３】前記浮島領域は、前記第１の導電型を呈せ
しめる不純物を拡散させることによって形成されたこと
を特徴とする請求項１に記載の薄膜半導体装置。 - 【請求項４】前記第１の浮島領域及び前記第２の浮島領
域は、前記第１の導電型を呈せしめる不純物を拡散させ
ることによって形成されたこと特徴とする請求項２に記
載の薄膜半導体装置。 - 【請求項５】前記島状薄膜半導体は、第１の主面と第２
の主面を有し、前記浮島領域は、前記第１の主面に含ま
れる面と前記第２の主面に含まれる面の双方を有してい
ることを特徴とする請求項１に記載の薄膜半導体装置。 - 【請求項６】 前記島状薄膜半導体は、第１の主面と第
２の主面を有し、前記第１の浮島領域及び前記第２の浮
島領域は、前記第１の主面に含まれる面と前記第２の主
面に含まれる面の双方を有していることを特徴とする請
求項２に記載の薄膜半導体装置。 - 【請求項７】 前記ベース領域は、前記ゲイト電極の前
記島状薄膜半導体上もしくは下の部分の形状と、実質的
に同じであることを特徴とする請求項１又は２に記載の
薄膜半導体装置。 - 【請求項８】 前記ソース領域、前記ドレイン領域、前
記浮島領域の形成は前記ゲイト電極をマスクとした自己
整合的な不純物のドーピング法によっておこなわれたこ
とを特徴とする請求項１に記載の薄膜半導体装置。 - 【請求項９】 前記ソース領域、前記ドレイン領域、前
記第１の浮島領域及び前記第２の浮島領域の形成は前記
ゲイト電極をマスクとした自己整合的な不純物のドーピ
ング法によっておこなわれたことを特徴とする請求項２
に記載の薄膜半導体装置。 - 【請求項１０】 前記浮島領域と前記ベース領域の境界
部に、前記浮島領域よりも低濃度の前記第１の導電型の
不純物を有する領域が設けられたことを特徴とする請求
項１に記載の薄膜半導体装置。 - 【請求項１１】前記第１の浮島領域と前記ベース領域の
境界部、及び前記第２の浮島領域と前記ベース領域の境
界部に、前記第１の浮島領域及び前記第２の浮島領域よ
りも低濃度の前記第１の導電型の不純物を有する領域が
設けられたことを特徴とする請求項２に記載の薄膜半導
体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34449695A JP3522433B2 (ja) | 1995-12-04 | 1995-12-04 | 薄膜半導体装置 |
| KR1019960061567A KR100305666B1 (ko) | 1995-12-04 | 1996-12-04 | 박막 반도체 장치 |
| US08/759,565 US5814834A (en) | 1995-12-04 | 1996-12-04 | Thin film semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34449695A JP3522433B2 (ja) | 1995-12-04 | 1995-12-04 | 薄膜半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162414A JPH09162414A (ja) | 1997-06-20 |
| JP3522433B2 true JP3522433B2 (ja) | 2004-04-26 |
Family
ID=18369725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34449695A Expired - Fee Related JP3522433B2 (ja) | 1995-12-04 | 1995-12-04 | 薄膜半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3522433B2 (ja) |
| KR (1) | KR100305666B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101009322B (zh) * | 2001-11-09 | 2012-06-27 | 株式会社半导体能源研究所 | 发光器件 |
| JP4149168B2 (ja) | 2001-11-09 | 2008-09-10 | 株式会社半導体エネルギー研究所 | 発光装置 |
| US6909240B2 (en) | 2002-01-18 | 2005-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| EP1607931B1 (en) | 2003-03-26 | 2014-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Device substrate and light-emitting device |
| JP4801329B2 (ja) * | 2003-06-18 | 2011-10-26 | 株式会社半導体エネルギー研究所 | 発光装置 |
| JP4675584B2 (ja) * | 2003-06-30 | 2011-04-27 | 株式会社半導体エネルギー研究所 | 発光装置の駆動方法 |
| US8552933B2 (en) | 2003-06-30 | 2013-10-08 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and driving method of the same |
| US7683860B2 (en) | 2003-12-02 | 2010-03-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device, driving method thereof, and element substrate |
| TWI567736B (zh) * | 2011-04-08 | 2017-01-21 | 半導體能源研究所股份有限公司 | 記憶體元件及信號處理電路 |
-
1995
- 1995-12-04 JP JP34449695A patent/JP3522433B2/ja not_active Expired - Fee Related
-
1996
- 1996-12-04 KR KR1019960061567A patent/KR100305666B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100305666B1 (ko) | 2001-12-17 |
| KR970067909A (ko) | 1997-10-13 |
| JPH09162414A (ja) | 1997-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6437405B2 (en) | Silicon-on-insulator (SOI) substrate, method for fabricating SOI substrate and SOI MOSFET using the SOI substrate | |
| US5798554A (en) | MOS-technology power device integrated structure and manufacturing process thereof | |
| KR100189691B1 (ko) | 터널 주입형 반도체장치 및 그 제조방법 | |
| US4663644A (en) | Semiconductor device and method of manufacturing the same | |
| US5814834A (en) | Thin film semiconductor device | |
| JP3535307B2 (ja) | 半導体装置 | |
| KR100681966B1 (ko) | 박막 트랜지스터 및 그 제조 방법과 이것을 이용한 액정표시 장치 | |
| US20020153572A1 (en) | Semiconductor device | |
| JPH11284174A (ja) | トレンチ技術を使用したフィ―ルド結合型パワ―ｍｏｓｆｅｔバスア―キテクチャ | |
| JP2003526948A (ja) | 電界効果型半導体装置 | |
| KR20090007393A (ko) | 나노핀 터널링 트랜지스터 | |
| JP3522433B2 (ja) | 薄膜半導体装置 | |
| US7838927B2 (en) | Process for manufacturing a multi-drain electronic power device integrated in semiconductor substrate and corresponding device | |
| JPH05235362A (ja) | 半導体装置 | |
| US4626880A (en) | Vertical MOS-FET devices having a planar multicell structure | |
| US4654691A (en) | Semiconductor device with field plate | |
| US4379305A (en) | Mesh gate V-MOS power FET | |
| US5504360A (en) | Vertical type semiconductor device provided with an improved construction to greatly decrease device on-resistance without impairing breakdown | |
| JPS61220371A (ja) | 絶縁基板上ｍｏｓ形集積回路装置 | |
| US7009263B2 (en) | Field-effect transistor | |
| US6404024B1 (en) | Semiconductor device | |
| JP3522442B2 (ja) | 薄膜半導体装置 | |
| JPH0799254A (ja) | 半導体装置とその製造方法 | |
| JP3522440B2 (ja) | 薄膜半導体装置 | |
| JP2802752B2 (ja) | 半導体デバイスの構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031209 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040203 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040204 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080220 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110220 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110220 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |