NL8802219A - Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd. - Google Patents

Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd. Download PDF

Info

Publication number
NL8802219A
NL8802219A NL8802219A NL8802219A NL8802219A NL 8802219 A NL8802219 A NL 8802219A NL 8802219 A NL8802219 A NL 8802219A NL 8802219 A NL8802219 A NL 8802219A NL 8802219 A NL8802219 A NL 8802219A
Authority
NL
Netherlands
Prior art keywords
type
implantation
type dopant
doping
implants
Prior art date
Application number
NL8802219A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8802219A priority Critical patent/NL8802219A/nl
Priority to DE68926985T priority patent/DE68926985T2/de
Priority to EP89201223A priority patent/EP0358246B1/en
Priority to JP1122997A priority patent/JP2578204B2/ja
Priority to KR1019890006608A priority patent/KR0158873B1/ko
Publication of NL8802219A publication Critical patent/NL8802219A/nl
Priority to US08/144,091 priority patent/US5384279A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/919—Compensation doping

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting omvattende een siliciumlichaam met een oppervlak waaraan een aantal halfgeleidergebieden en veldoxydegebieden gelegen zijn, waarbij nadat de veldoxydegebieden aangebracht zijn de halfgeleidergebieden worden gevormd door implantaties van n-type en van p-type doteringsstoffen,
De veldoxydegebieden kunnen op gebruikelijke wijze door locale oxydatie van silicium worden gevormd. Zij kunnen daarbij geheel in het siliciumlichaam verzonken aangebracht worden, waardoor het siliciumlichaam een geheel vlak oppervlak verkrijgt, zij kunnen echter ook zo aangebracht worden dat zij slechts gedeeltelijk in het siliciumlichaam verzonken zijn.
De veldoxydegebieden worden gebruikt voor onderlinge isolatie van halgeleiderelementen die in de halfgeleidergebieden worden aangebracht. Worden de halfgeleidergebieden gebruikt om daar MOS-transistors in aan te brengen, dan dienen zij daarvoor geschikte halfgeleidereigenschappen te bezitten die kunnen worden verkregen door de genoemde implantaties van doteringselementen. Omdat deze implantaties pas worden uitgevoerd nadat de veldoxydegebieden in het siliciumlichaam zijn aangebracht, kunnen ondiepe halfgeleidergebieden met scherp bepaalde doteringsprofielen worden gerealiseerd. Dit zou niet mogelijk zijn als de implantaties vóór de vorming van de veldoxydegebieden werden uitgevoerd. Bij de vorming van deze gebieden is het nodig om het siliciumlichaam gedurende lange tijd op zeer hoge temperatuur te verhitten, waarbij geïmplanteerde doteringsstoffen zich door diffusie sterk verplaatsen in het siliciumlichaam. De vorming van ondiepe halfgeleidergebieden met scherp bepaalde doteringsprofielen is van groot belang bij de vervaardiging van halfgeleiderinrichtingen met elementen met sub-micrometerafmetingen.
Uit R. de Werdt et al, IEDM 1987, pp. 532-535 is een werkwijze van de in de aanhef genoemde soort bekend, waarbij na de vorming van veldoxydegebieden, naast elkaar een n-type halfgeleidergebied en een p-type halfgeleidergebied worden gevornd. Deze gebieden strekken zich ten dele uit onder veldoxydegebieden en grenzen daar aan elkaar. VOor de vorming van deze gebieden worden een implantatie met een n-type doteringsstof en een implantatie met een p-type doteringsstof met zulk een hoge implantatie-energie uitgevoerd dat juist onder de veldoxydegebieden een maximale dotering wordt verkregen. De aldus gevormde halfgeleidergebieden worden respectievelijk n-put (n-well) en p-put (p-well) genoemd. De hoog gedoteerde delen van de halfgeleidergebieden die juist onder de veldoxydegebieden liggen vergroten de isolerende werking van de veldoxydegebieden; deze delen worden wel kanaalstoppers genoemd. In de n-put wordt een p-kanaals MOS-transistor gevormd, in de p-put een n-kanaals MOS-transistor. Om ervoor te zorgen dat deze transistoren geschikte eigenschappen krijgen worden er zowel in de n-put als in de p-put nog een verdere implantatie van doteringsstoffen uitgevoerd. Deze dient ertoe om de transistoren een geschikte, hoge doorslagspanning te geven en wordt wel anti-punch-through-implantatie genoemd.
Het de uitvinding worden onder meer beoogd een werkwijze te verschaffen waarmee de bekende, beschreven halfgeleiderinrichting op zeer eenvoudige wijze kan worden vervaardigd.
Daartoe heeft de werkwijze, volgens de uitvinding als kenmerk, dat de implantaties met de n-type doteringsstoffen worden uitgevoerd onder maskering van een op het oppervlak aangebracht implantatiemasker met openingen ter plaatse van een deel van de te vormen halfgeleidergebieden terwijl de implantaties met de p-type doteringsstoffen zonder implantatiemasker worden uitgevoerd.
Tijdens de implantaties met de p-type doteringsstoffen worden in die delen van het siliciumlichaam die tijdens de implantaties met de n-type doteringsstoffen waren afgeschermd met het implantatiemasker, p-type halfgeleidergebieden gevornd. Zoals bijvoorbeeld p-putten (p-wells) waarin vervolgens n-kanaals MOS-transistoren gevormd kunnen worden. In die delen van het halfgeleiderlichaam die tijdens de implantaties met de n-type doteringsstoffen niet waren afgeschermd worden bij de werkwijze volgens de uitvinding zowel n- als p-type doteringsstoffen geïmplanteerd. Het blijkt, dat de n-type dotering en de p-type dotering doteringsprofielen vertonen die het mogelijk maken, dat de n-type dotering de p-type dotering volledig compenseert. Dit betekent, dat met de werkwijze volgens de uitvinding, ook n-type halfgeleidergebieden gevormd kunnen worden die als n-putten (n-wells) voor MOS-transistoren gebruikt kunnen worden. Omdat de doteringsprofielen direct via implantatie genoemde compensatie mogelijk maken kunnen minder dan 1 pm diepe, relatief scherp begrensde halfgeleidergebieden gerealiseerd worden.
In de praktijk wordt het halfgeleiderlichaam na uitvoering van de hiervoor genoemde implantaties gedurende een korte tijd van circa 30 minuten verhit op een temperatuur van circa 800°C.
Deze warmtebehandeling wordt uitgevoerd om stralingsschade die is veroorzaakt door de implantaties te herstellen. De doteringsprofielen die de n-type en de p-type doteringen direkt na implantatie vertonen worden door deze relatief korte warmtebehandeling slechts in zeer geringe mate beïnvloed. Door een langdurige warmtebehandeling, zoals die bijvoorbeeld voor de vorming van veldoxyde nodig is, zouden de doteringsprofielen sterk beïnvloed worden. Zij zouden veel breder en veel minder hoog worden. Ondiepe en scherpbegrensde halfgeleidergebieden waren dan niet meer mogelijk.
Met behulp van de werkwijze volgens de uitvinding kunnen de n- en de p-putten (wells) in de bekende beschreven halfgeleiderinrichting op eenvoudige wijze worden vervaardigd met behulp van slechts een enkel implantatiemasker. Na aanbrengen van dat masker worden dan de twee implantaties met n-type doteringsstof (n-well implantatie en anti-punch-through-implantatie) uitgevoerd. Dan wordt het implantatiemasker verwijderd, waarna ongemaskerd de twee implantaties met p-type doteringsstof worden uitgevoerd. De implantaties worden daarbij zo uitgevoerd, dat de maximale dotering met n-type doteringsstof circa twee maal zo groot is als die met p-type doteringsstof. De dan resulterende putten vertonen dan netto een praktisch even sterke dotering (van tegengesteld geleidingstype). De twee implantaties met p-type doteringsstof kunnen ook uitgevoerd worden voordat het implantatiemasker wordt aangebracht en voordat de implantaties met de n-type doteringsstof worden uitgevoerd.
Bij voorkeur heeft de werkwijze, volgens de uitvinding als kenmerk, dat de implantaties zo worden uitgevoerd, dat telkens een implantatie met een n-type doteringsstof en een implantatie met een p-type doteringsstof worden uitgevoerd met een zodanige implantatie- energie, dat beide implantaties op praktisch een zelfde diepte in het siliciumlichaam een maximale dotering vertonen.
Worden een n-type en een p-type doteringsstof in silicium, siliciumoxyde of door siliciumoxyde heen in silicium geïmplanteerd, zodanig dat zij op een zelfde diepte een maximale dotering vertonen, dan blijkt, dat de n-type dotering een breder doteringsprofiel vertoont dan de p-type dotering. De diepte wordt hier gemeten vanaf het oppervlak van het siliciumlichaam. Als dit oppervlak niet vlak is, zoals dit het geval is als het veldoxyde slechts gedeeltelijk in het siliciumlichaam verzonken is, dan volgt de diepte van maximale dotering natuurlijk dit niet vlakke oppervlak. Door het feit dat beide doteringen op gelijke diepte in het siliciumlichaam een maximum vertonen, waarbij n-type dotering een breder doteringsprofiel vertoont dan de p-type dotering, kunnen voor de praktijk belangrijke doteringen worden gerealiseerd.
Een eerste geval wordt, volgens de uitvinding, daardoor gekenmerkt, dat de n-type doteringsstof wordt geïmplanteerd met een maximale dotering die groter is dan die van de p-type doteringsstof.
De n-type doteringsstof wordt dus geïmplanteerd met een dosis die groter is dan die van de p-type doteringsstof. Omdat de n-type dotering verder een doteringsprofiel vertoont dat breder is dan dat van de ρ-dotering, zal overal waar de p-type doteringsstof wordt geïmplanteerd meer n-type doteringsstof aanwezig zijn. De p-type dotering wordt aldus volledig gecompenseerd. Deze werkwijze is in het bijzonder geschikt om de hiervoor beschreven n-putten (n-wells) te maken.
Een tweede geval wordt, volgens de uitvinding, daardoor gekenmerkt, dat de n-type doteringsstof wordt geïmplanteerd met een maximale dotering die kleiner is dan die van de p-type doteringsstof, waarbij aan het oppervlak de n-type doteringsstof een concentratie vertoont die eveneens kleiner is dan die van de p-type doteringsstof. Aldus wordt een oppervlaktelaag gevormd van het p-geleidingstype met een maximale dotering daar waar beide doteringen een doteringsmaximum vertonen. Dieper het siliciumlichaam in gaat het halfgeleidergebied over in een n-type geleidend gebied. Deze werkwijze is in het bijzonder geschikt om zowel de p-put als de n-put te voorzien van een p-type toplaag, die, omdat de p-toplaag in de n-put bestaat uit p-type doteringsstof die voor een deel gecompenseerd is door n-type doteringsstof, verschillend gedoteerd zijn. In aldus vervaardigde n- en p-putten kunnen complementaire NOS-transistoren (in de n-put een p-kanaals, in de p-put een n-kanaals) worden aangebracht met een poortelektrode van n-type geleidend polykristallijn silicium, die een, in absolute waarde gemeten, gelijke drempelspanning vertonen. De drempelspanning van dergelijke transistoren wordt onder andere bepaald door het geleidingsvermogen van genoemde p-type toplagen. Het geleidingsvermogen moet daarbij, vooral bij transistoren met sub-micron afmetingen, voor p-kanaals en n-kanaals transistoren wel apart ingesteld worden. Dit kan met de hiervoor geschetste werkwijze op eenvoudige wijze.
Bij voorkeur wordt verder de dotering met de p-type doteringsstof pas uitgevoerd nadat het oppervlak is voorzien van een laag poortoxyde. Hierdoor wordt bereikt dat de p-type gedoteerde toplagen op minimale afstand onder het oppervlak kunnen worden gerealiseerd. Dit is vooral van belang voor de n-kanaal transistor. Ligt bij dit type MOS-transistor de drempelspanningen bepalende p-type implantatie dieper in de p-put, dan schakelt zo'n transistor trager dan een transistor waarbij deze implantatie minder diep ligt. Voor de vorming van een 15 è 20 nm dikke laag poortoxyde, zoals gebruikelijk is bij MOS-transistoren met sub-micron afmetingen, moet het siliciumlichaam gedurende circa 30 inuten verhit worden op een temperatuur van circa 900°C. Tijdens deze oxydatie van het siliciumlichaam verplaatsen de geïmplanteerde doteringsstoffen zich, hoewel door de oxydatie versneld toch veel minder dan tijdens de warmtebehandeling die nodig is voor de vorming van de veldoxydegebieden. Hierdoor is het niet mogelijk om p-type oppervlaktelaag in een p-type put voor een p-kanaals transistor binnen de hiervoor genoemde minimale diepte te realiseren. Opgemerkt wordt dat de andere hiervoor genoemde implantaties met p-type doteringsstof - de implantaties voor vorming van de putten en voor verhoging van de doorslagspanning - minder kritisch zijn en bij voorkeur voor de vorming van het poortoxyde worden uitgevoerd.
Bij voorkeur wordt verder de dotering met n-type doteringsstof uitgevoerd voordat het oppervlak is voorzien van de laag poortoxyde. Hiermede wordt voorkomen dat op de laag poortoxyde een implantatiemasker moet worden aangebracht on de gemaskerde implantatie et n-type doteringsstof uit te voeren. Dit is van groot voordeel ondat de laag poortoxyde tijdens verwijdering van een implantatiemasker ernstig aangetast zou kunnen worden. Bovendien heeft deze werkwijze als voordeel dat bij het vervaardigen van een CMOS-circuit, de implantaties die nodig zijn voor het vornen van de putten (wells), voor het vergroten van de doorslagspanning (anti-punch-through) en voor het instellen van de drempelspanning met behulp van slechts een enkel implantatiemasker kunnen worden uitgevoerd.
Hoewel meerdere n-type en p-type doteringsstoffen gebruikt kunnen worden om de hiervoor beschreven werkwijzen uit te voeren zijn de meest praktische doteringsstoffen fosfor, arseen, aluminium en boor. Bij voorkeur wordt als n-type doteringsstof fosfor en als p-type doteringsstof boor gebruikt. Arseen heeft niet de voorkeur omdat voor implantatie daarvan een veel hogere implantatie-energie nodig is dan voor implantatie van boor en fosfor. Verder is het van voordeel dat boor en fosfor een, bij een temperatuur van 900°C, niet erg verschillend diffusiegedrag vertonen. Bij de geringe diffusie die na implantatie nog optreedt, zoals bij de vorming van poortoxyde, verandert daarom de onderlinge positie van de doteringsprofielen van boor en fosfor praktisch niet.
De uitvinding wordt in het navolgende, bij wijze van voorbeeld nader toegelicht aan de hand van een tekening. Hierin tonen:
Fig. 1 t/m 5 schematisch enkele stadia van vervaardiging van een halfgeleiderinrichting die wordt gemaakt met behulp van de werkwijze volgens de uitvinding en
Fig. 6 de breedte AR van doteringsprofielen van enkele doteringsstof als functie van de diepte R van het doteringsmaximum na implantatie van deze stoffen in silicium of siliciumoxyde.
Fig. 1 tot en met 5 tonen schematisch in dwarsdoorsnede enkele stadia van vervaardiging van een halfgeleiderinrichting die wordt gemaakt met behulp van de werkwijze volgens de uitvinding. Getoond wordt de vervaardiging van een n-kanaals MOS-transistor en van een p-kanaals MOS-transistor zoals gebruikelijke C-MOS circuits die in grote getale bevatten. De halfgeleiderinrichting omvat een siliciumlichaam 1, dat hier bestaat uit een relatief hoog gedoteerd siliciumsubstraat 2 met een lager gedoteerde epitaxiaal aangegroeide toplaag 3 met een soortelijke weerstand van circa 10 ohm cm. Het siliciumlichaam 1 bezit een oppervlak 4 waaraan een aantal halfgeleidergebieden 5,6 en veldoxydegebieden 7 gelegen zijn. Na het op gebruikelijke wijze door locale oxydatie van silicium aanbrengen van de veldoxydegebieden 7 worden de halfgeleidergebieden 5,6 gevormd door implantaties van n-type en van p-type doteringsstoffen. In dit voorbeeld worden meerdere implantaties uitgevoerd om de halfgeleidergebieden 5,6 zulke halfgeleidereigenschappen te geven dat ze geschikt zijn om er MOS-transistors in te maken. Omdat de implantaties pas na de vorming van de veldoxydegebieden 7 worden uitgevoerd kunnen ondiepe halfgeleidergebieden met scherp bepaalde doteringsprofielen worden gerealiseerd. In dit voorbeeld worden veldoxydegebieden met een dikte van circa 600 nm aangebracht door silicium, onder maskering van een gebruikelijk oxydatiemasker, plaatselijk te oxyderen door het met het masker bedekte siliciumlichaam 1 gedurende circa 3 uur in stoom te verhitten tot een temperatuur van circa 1000°C. Zouden bij een dergelijke warmtebehandeling de doteringsstoffen al in het halfgeleiderlichaam aanwezig zijn, dan zouden deze zich door diffusie relatief ver het halfgeleiderlichaam in verplaatsen.
In het voorbeeld worden naast elkaar een n-type halfgeleidergebied 5 en een p-type halfgeleidergebied 6 gevormd. Deze gebieden, waarin later een p-kanaals en een n-kanaals MOS-transistor gevormd zullen worden, worden respectievelijk n-put (n-well) en p-put (p-well) genoemd. Volgens de uitvinding worden de implantaties met de n-type doteringsstoffen uitgevoerd onder maskering van een op het oppervlak 4 aangebracht circa 2,5 pm dik implantatiemasker 8 van fotolak met ópeningen 9 ter plaatse van een deel van de te vormen halfgeleidergebieden 5 (waarvan er slechts een getekend is) terwijl de implantaties met de p-type doteringsstoffen zonder implantatiemasker worden uitgevoerd. Eerstgenoemde implantaties zijn in figuur 1 uitgevoerd, de volgende, zonder masker, in figuur 2.
Bij de implantaties met de p-type doteringsstoffen worden in die delen van het siliciumlichaam 1 die tijdens de implantaties met de n-type doteringsstoffen waren afgeschermd door het implantatiemasker 8, p-type halfgeleidergebieden 6 gevormd. In de delen die tijdens de implantaties met de n-type doteringsstoffen niet waren afgeschermd worden zowel n-type als p-type doteringsstoffen geïmplanteerd. Het blijkt dat de n-type dotering en de p-type dotering doteringsprofielen vertonen die het mogelijk maken, dat de n-type dotering de p-type dotering volledig compenseert. Dit betekent, dat met de werkwijze volgens de uitvinding ook n-type halfgeleidergebieden 5 gevormd kunnen worden die geschikt zijn om daar p-kanaals MOS-transistoren in te vormen. Omdat de doteringsprofielen direct na implantatie genoemde compensatie mogelijk maken kunnen minder dan 1 μη diepe halfgeleidergebieden 5,6 gerealiseerd worden.
Het behulp van de werkwijze volgens de uitvinding kunnen de n- en de p-putten 5 resp. 6 worden vervaardigd met slechts het ene getekende implantatiemasker 8. De implantaties worden daarbij zo uitgevoerd dat de maximale dotering met n-type doteringsstof circa twee maal zo groot is als die met p-type doteringsstof. De dan resulterende putten 5,6 vertonen dan netto een praktisch even sterke dotering (van tegengesteld geleidingstype).
Volgens de uitvinding worden de implantaties zo uitgevoerd, dat telkens een implantatie met een n-type doteringsstof en een implantatie met een p-type doteringsstof worden uitgevoerd met een zodanige implantatie-energie, dat beide implantaties op praktisch een zelfde diepte in het siliciumlichaam 1 een maximale dotering vertonen. Figuur 6 toont de breedte AR van de doteringsprofielen van enkele doteringsstoffen als functie van de diepte R van het doteringsmximum na implantatie van deze stoffen in silicium of siliciumoxyde. De kromme a geldt voor boor, de kromme b voor fosfor en de kromme c voor arseen. Hiermee zijn de meest praktische doteringsstoffen genoemd. In de praktijk worden ook wel samengestelde ionen gebruikt om doteringsstoffen te implanteren zoals BF2+, maar ook deze gedragen zich zoals in figuur 6 is aangegeven. In het algemeen geldt dat p-type doteringsstoffen bij een zelfde diepte R van het doteringsmaximum een kleinere breedte AR vertonen dan n-type doteringsstoffen. Gebruikmakend van dit feit kunnen voor de praktijk, zoals uit het volgende blijkt, belangrijke doteringen heel eenvoudig worden gerealiseerd.
In een eerste geval wordt de n-type doteringsstof geïmplanteerd met een maximale dotering die groter is dan die van de p-type doteringsstof. De n-type doteringsstof wordt dus geïmplanteerd met een dosis (= aantal ionen per cm2) die groter is dan die van de p-type doteringsstof. Overal waar p-type en n-type doteringsstof samen in het siliciumlichaam aanwezig zijn, zal de p-type doteringsstof volledig gecompenseerd worden door de n-type doteringsstof. In het voorbeeld worden op deze wijze twee implantaties uitgevoerd. De eerste, aangeduid met de lijn 10 in figuur 1 is een implantatie van fosforionen met een energie van 500 KeV en een dosis van 9.1012 ionen per ca2. Deze implantatie vertoont een maximale dotering die met lijn 10 is aangeduid die juist onder de veldoxydegebieden 7 en circa 550 nm onder het oppervlak 4 in het siliciumlichaam 1 ligt. De tweede, aangeduid met de lijn 11 in figuur 1 is een implantatie van fosforionen met een energie van 200 KeV en een dosis van 2.1012 ionen per cm2. Deze implantatie vertoont een, met de lijn 11 aangeduide, maximale dotering op een diepte van circa 200 nm. Na verwijdering van het implantatiemasker 8 worden twee implantaties met boriumionen uitgevoerd die zoals hiervoor aangegeven is samenwerken met de twee implantaties met fosforionen. Een eerste, aangeduid met de lijn 12 in figuur 2 is een implantatie met boorionen met een energie van 200 KeV en een dosis van 4.1012 ionen 1 , , , per cm . Deze implantatie vertoont een maximale dotering die juist onder de veldoxydegebieden 7 en op circa 550 nm onder het oppervlak 4 ligt. Deze implantatie wordt dus volledig gecompenseerd in het halfgeleidergebied 5. Het resultaat van de beide eerste implantaties is dus een n-type dotering in het halfgeleidergebied 5 met een maximale dotering die verloopt volgens lijn 10 en een p-type dotering in het halfgeleidergebied 6 met een maximale dotering die verloopt volgens lijn 12. De tweede implantatie met boriumionen wordt uitgevoerd met ionen met een energie van 80 KeV en een dosis van 4.1011 ionen per cm2. Deze implantatie vertoont een met lijn 13 aangeduide maximale dotering op circa 200 nm diepte. Ook deze implantatie wordt in het halfgeleidergebied 5 volledig gecompenseerd door de tweede fosforimplantatie. Het resultaat van de beide tweede implantaties is dus een n-type dotering in het halfgeleidergebied 5 met een maximale dotering die verloopt volgens lijn 11 en een p-type dotering in het halfgeleidergebied 6 met een maximale dotering die verloopt volgens lijn 13. Aldus is het halfgeleidergebied 5 gevormd met een n-put (n-well) implantatie 10 en doorslagspanning verhogende (anti-punch-through) implantatie 11 en is tevens het halfgeleidergebied 6 gevormd met een p-put (p-well)implantatie 12 en een doorslagspanning verhogende (anti-punch-through) implantatie 13.
In een ander praktisch geval, dat eveneens in dit voorbeeld wordt toegepast, wordt de n-type doteringsstof geïmplanteerd et een maximale dotering die kleiner is dan die van de p-type doteringsstof, waarbij aan het oppervlak 4 de n-type doteringsstof een concentratie vertoont die kleiner is dan die van de p-type doteringsstof. Aldus wordt een oppervlaktelaag gevormd van het p-geleidingstype met een maximale dotering daar waar beide doteringen een doteringsmaximum vertonen. Dieper het siliciumlichaam in gaat het halfgeleidergebied dan over in een n-type geleidend gebied. Zo wordt in het voorbeeld een implantatie uitgevoerd in het halfgeleidergebied 5 onder maskering van het implantatiemasker 8 met fosforionen met een energie van 80 KeV en een dosis van 1.1012 ionen per cm2. Deze implantatie vertoont een met lijn 14 aangeduide maximale dotering die op minder dan 100 nm diepte in het halfgeleiderlichaam 1 ligt. Vervolgens wordt, zonder maskering een implantatie uitgevoerd met boriumionen met een energie van 15 KeV en een dosis van 1,4.1012 ionen per cm2. Deze implantatie vertoont een met lijn 15 aangeduide maximale dotering die eveneens op minder dan 100 nm diepte in het halfgeleiderlichaam ligt. In beide hiervoor reeds gevormde putten 5 en 6 wordt aldus een verschillend gedoteerde, op gelijke diepte gelegen p-geleidende toplaag gevormd. Worden in deze putten 5,6 vervolgens, zoals nog beschreven zal worden, een p- en een n-kanaals MOS-transistor aangebracht met een poortelektrode van n-type geleidend polykristallijn silicium, dan zullen deze transistoren een, in absolute waarde gezien, praktisch gelijke drempelspanning vertonen. Een verschillend geleidingvermogen van de p-type geleidende toplagen is nodig om genoemde gelijke drempelspanningen te realiseren bij zeer kleine transistoren (sub-micron).
De hiervoor beschreven implantaties voor de vorming van de doteringen 10,11,12,13 en 14 werden uitgevoerd door een laag siliciumoxyde 16 met een dikte van circa 25 nm. Deze wordt na de implantaties verwijderd en vervangen door een laag poortoxyde 17 met een dikte van circa 15 nm. Deze laag wordt gevormd door het siliciumlichaam gedurende circa 30 minuten te verhitten op circa 900°C in een atmosfeer met droge zuurstof. De laatste implantatie met boorionen, waarvan de maximale dotering verloopt volgens de lijn 15, wordt volgens de uitvinding pas uitgevoerd nadat het oppervlak 4 is voorzien van de laag poortoxyde 17. Hierdoor is bereikt dat de p-gedoteerde toplaag in de p-put door de warmtebehandeling nodig voor vormig van poortoxyde niet het halfgeleiderlichaam indiffundeert. Vooral voor de p-kanaals transistor is het van groot belang de p-geleidende toplaag, die de drempelspannning van de transistor bepaalt, zo dicht mogelijk bij het oppervlak ligt. In dat geval vertoont de transistor een sneller schakelgedrag dan wanneer deze toplaag dieper ligt.
Volgens de uitvinding worden de n-type doteringen uitgevoerd voordat het oppervlak 4 is voorzien van de laag poortoxyde 17. Behalve dat hiermede bereikt is dat met een enkel implantatiemasker 8 kan worden volstaan om de n- en p-putten te voorzien van alle noodzakelijke implantaties, wordt ook voorkomen dat op de laag poortoxyde 17 een implantatiemasker van fotolak zou moeten worden aangebracht om de gemaskerde implantatie met n-type doteringsstof met het implantatiemaximum 14 uit te voeren. Dit is belangrijk omdat de laag poortoxyde tijdens verwijdering van fotolak ernstig aangetast zou kunnen worden.
In het voorbeeld zijn de implantaties uitgevoerd met fosfor- en boorionen. Dit zijn voor vorming van de n- en p-putten 5,6 de meest praktische doteringsstoffen. Ze laten zich met relatief lage energie implanteren en vertonen, voor de praktijk, niet erg verschillende diffusiecoëfficiënten. Arseenionen kunnen ook worden gebruikt, zij maken echter veel hogere implantatie-energiêen noodzakelijk.
De veldoxydegebieden 7 hebben aanvankelijk een dikte van circa 600 nm, terwijl ze voor circa de helft in het siliciumlichaam 1 verzonken zijn. De implantatie, die met de hoogste implantatie-energiêen worden uitgevoerd, vertonen een implantatiemaximum 10 resp.
12, dat juist onder het veldoxyde ligt. In het midden van de putten liggen de implantatiemaxima 10, 12 dieper en wel circa 550 nm onder het oppervlak 4. Aldus zijn de n- en de p-put 5,6 gevormd. De hoge dotering juist onder het veldoxyde dient als kanaalstopper ter voorkoming van de vorming van parasitaire transistors onder de veldoxydegebieden. De veldoxydegebieden 7 hebben hun aanvankelijke dikte van circa 600 nm om de beschreven implantatiemaxima 10,12 te kunnen realiseren. Voor isolatie in de te maken circuits mogen zij dunner zijn, daarom worden zij over een deel van dikte weggeëtst totdat een dikte van circa 400 nm resteert. In de figuren 3 tot en met 5 zijn daarom veldoxydegebieden «et een geringere dikte getekend.
In het substraat waarin nu de n- en de p-put nog slechts Met de lijnen 10 en 12 zijn aangeduid (alle iiplantaties zijn er echter in uitgevoerd) worden nu op gebruikelijke wijze transistors gevorad. Eerst worden op het poortoxyde poortelektrodes 20 gevormd van net fosfor gedoteerd polykristallijn silicium met een weerstand van circa 20 ohm per vierkant. Onder maskering van deze poortelektrodes 20 worden licht gedoteerde n-type zones 21 met een dotering van circa 101® atomen per cc.r en sterker gedoteerde p-type zones 22 net een dotering van circa 1020 atomen per cc gevormd door implantatie van fosfor resp. boorionen. Hiertoe moeten, in de figuren niet getekende, iaplantatiemaskers gebruikt worden die of de n-put 10 respektievelijk de p-put afschermen. Daarna worden de poortelektrodes 20 op gebruikelijke wijze voorzien van afstandstukken 23 (spacers) van siliciunoxyde door het oppervlak 4 te bedekken met een laag siliciunoxyde en door daarna het siliciumlichaam 1 te onderwerpen aan een anisotrope etsbehandeling. Daarna worden sterk-gedoteerde n-type zones 24 met een dotering van circa 10^° atomen per cc. gevormd door implantatie van arseenionen. De hiervoor benodigde maskering van de n-put 10 is in de figuren niet weergegeven. Tenslotte wordt het geheel bedekt met een laag isolerend materiaal 25 met contactgaten 26 voor contactering van de gevormde halfgeleiderzones. In de n-put is aldus een p-kanaals in de p-put een n-kanaals MOS-transistor gevormd.
De uitvinding is in het voorgaande beschreven aan de hand van een voorbeeld waarin n- en p-putten werden gevormd waarin complementaire HOS-transistors werden aangebracht. Het zal duidelijk zijn dat in deze putten willekeurig andere schakelelenenten kunnen worden aangebracht.

Claims (7)

1. Werkwijze voor het vervaardigen van een halfgeleiderinrichting omvattende een siliciumlichaam met een oppervlak waaraan een aantal halfgeleidergebieden en veldoxydegebieden gelegen zijnr waarbij nadat de veldoxydegebieden aangebracht zijn de halfgeleidergebieden worden gevormd door implantaties van n-type en van p-type doteringsstoffen, met het kenmerk, dat de implantaties met de n-type doteringsstoffen worden uitgevoerd onder maskering van een op het oppervlak aangebracht implantatiemasker met openingen ter plaatse van een deel van de te vormen halfgeleidergebieden terwijl de implantaties met de p-type doteringsstoffen zonder implantatiemasker worden uitgevoerd.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat de implantaties zo worden uitgevoerd, dat telkens een implantatie met een n-type doteringsstof en een implantatie met een p-type doteringsstof worden uitgevoerd met een zodanige implantatie-energie, dat beide implantaties op praktisch een zelfde diepte in het siliciumlichaam een maximale dotering vertonen.
3. Werkwijze volgens conclusie 2, met het kenmerk, dat de n-type doteringsstof wordt geïmplanteerd met een maximale dotering die groter is dan die van de p-type doteringsstof.
4. Werkwijze volgens conclusie 2, met het kenmerk, dat de n-type doteringsstof wordt geïmplanteerd met een maximale dotering die kleiner is dan die van de p-type doteringsstof, waarbij aan het oppervlak de n-type doteringsstof een concentratie vertoont die eveneens kleiner is' dan die van de p-type doteringsstof.
5. Werkwijze volgens conclusie 4, met het kenmerk, dat de implantatie met p-type doteringsstof pas wordt uitgevoerd nadat het oppervlak is voorzien van een laag poortoxyde.
6. Werkwijze volgens conclusie 5, met het kenmerk, dat de implantatie met n-type doteringsstof wordt uitgevoerd voordat het oppervlak is voorzien van de laag poortoxyde.
7. Werkwijze volgens een der voorgaande conclusies, met het kenmerk, dat als n-type doteringsstof fosfor en p-type doteringsstof borium worden gebruikt.
NL8802219A 1988-09-09 1988-09-09 Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd. NL8802219A (nl)

Priority Applications (6)

Application Number Priority Date Filing Date Title
NL8802219A NL8802219A (nl) 1988-09-09 1988-09-09 Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd.
DE68926985T DE68926985T2 (de) 1988-09-09 1989-05-16 Verfahren zum Herstellen einer Halbleiteranordnung mit einem Siliziumkörper, in dem durch Ionenimplantationen Halbleitergebiete gebildet werden
EP89201223A EP0358246B1 (en) 1988-09-09 1989-05-16 Method of manufacturing a semiconductor device comprising a silicon body in which semiconductor regions are formed by ion implantations
JP1122997A JP2578204B2 (ja) 1988-09-09 1989-05-18 半導体デバイスの製造方法
KR1019890006608A KR0158873B1 (ko) 1988-09-09 1989-05-18 반도체 디바이스 제조방법
US08/144,091 US5384279A (en) 1988-09-09 1993-10-27 Method of manufacturing a semiconductor device comprising a silicon body in which semiconductor regions are formed by ion implantations

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8802219A NL8802219A (nl) 1988-09-09 1988-09-09 Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd.
NL8802219 1988-09-09

Publications (1)

Publication Number Publication Date
NL8802219A true NL8802219A (nl) 1990-04-02

Family

ID=19852878

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8802219A NL8802219A (nl) 1988-09-09 1988-09-09 Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd.

Country Status (6)

Country Link
US (1) US5384279A (nl)
EP (1) EP0358246B1 (nl)
JP (1) JP2578204B2 (nl)
KR (1) KR0158873B1 (nl)
DE (1) DE68926985T2 (nl)
NL (1) NL8802219A (nl)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770629B2 (ja) * 1990-03-20 1995-07-31 株式会社東芝 不揮発性半導体記憶装置の製造方法
EP0452720A3 (en) * 1990-04-02 1994-10-26 Nat Semiconductor Corp A semiconductor structure and method of its manufacture
US6054367A (en) * 1992-03-13 2000-04-25 Texas Instruments Incorporated Ion implant of the moat encroachment region of a LOCOS field isolation to increase the radiation hardness
JPH06204162A (ja) * 1992-12-28 1994-07-22 Mitsubishi Electric Corp 半導体装置の製造方法および該方法に用いられるレジスト組成物
DE69313816T2 (de) * 1993-02-11 1998-03-26 St Microelectronics Srl EEPROM-Zelle und peripherer MOS-Transistor
US5405788A (en) * 1993-05-24 1995-04-11 Micron Technology, Inc. Method for forming and tailoring the electrical characteristics of semiconductor devices
US5798091A (en) * 1993-07-30 1998-08-25 Alliance Pharmaceutical Corp. Stabilized gas emulsion containing phospholipid for ultrasound contrast enhancement
JPH07201974A (ja) * 1993-12-28 1995-08-04 Fujitsu Ltd 半導体装置の製造方法
KR0144959B1 (ko) * 1994-05-17 1998-07-01 김광호 반도체장치 및 제조방법
US6406955B1 (en) * 1994-05-17 2002-06-18 Samsung Electronics Co., Ltd Method for manufacturing CMOS devices having transistors with mutually different punch-through voltage characteristics
US6271093B1 (en) * 1994-06-30 2001-08-07 Siemens Aktiengesellschaft Methods for reducing anomalous narrow channel effect in trench-bounded buried-channel p-MOSFETs
US5698458A (en) * 1994-09-30 1997-12-16 United Microelectronics Corporation Multiple well device and process of manufacture
US5501993A (en) * 1994-11-22 1996-03-26 Genus, Inc. Method of constructing CMOS vertically modulated wells (VMW) by clustered MeV BILLI (buried implanted layer for lateral isolation) implantation
US5759901A (en) * 1995-04-06 1998-06-02 Vlsi Technology, Inc. Fabrication method for sub-half micron CMOS transistor
JP2778550B2 (ja) * 1995-09-08 1998-07-23 日本電気株式会社 半導体集積回路の製造方法
US5679588A (en) * 1995-10-05 1997-10-21 Integrated Device Technology, Inc. Method for fabricating P-wells and N-wells having optimized field and active regions
US5719081A (en) * 1995-11-03 1998-02-17 Motorola, Inc. Fabrication method for a semiconductor device on a semiconductor on insulator substrate using a two stage threshold adjust implant
US5681761A (en) * 1995-12-28 1997-10-28 Philips Electronics North America Corporation Microwave power SOI-MOSFET with high conductivity metal gate
JPH09270466A (ja) * 1996-04-01 1997-10-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100203131B1 (ko) * 1996-06-24 1999-06-15 김영환 반도체 소자의 초저접합 형성방법
TW434834B (en) * 1996-06-29 2001-05-16 Hyundai Electronics Ind Method of manufacturing a complementary metal-oxide semiconductor device
KR100203306B1 (ko) * 1996-06-29 1999-06-15 김영환 반도체 소자의 제조방법
US5804497A (en) * 1996-08-07 1998-09-08 Advanced Micro Devices, Inc. Selectively doped channel region for increased IDsat and method for making same
JP3386101B2 (ja) * 1996-08-29 2003-03-17 シャープ株式会社 半導体装置の製造方法
US6417550B1 (en) * 1996-08-30 2002-07-09 Altera Corporation High voltage MOS devices with high gated-diode breakdown voltage and punch-through voltage
US5770880A (en) * 1996-09-03 1998-06-23 Harris Corporation P-collector H.V. PMOS switch VT adjusted source/drain
US5985743A (en) * 1996-09-19 1999-11-16 Advanced Micro Devices, Inc. Single mask substrate doping process for CMOS integrated circuits
US5963801A (en) * 1996-12-19 1999-10-05 Lsi Logic Corporation Method of forming retrograde well structures and punch-through barriers using low energy implants
JPH10242294A (ja) * 1997-02-27 1998-09-11 Toshiba Microelectron Corp 半導体装置及びその製造方法
US5821589A (en) * 1997-03-19 1998-10-13 Genus, Inc. Method for cmos latch-up improvement by mev billi (buried implanted layer for laternal isolation) plus buried layer implantation
KR100479814B1 (ko) * 1997-03-24 2006-05-22 주식회사 하이닉스반도체 반도체소자의웰형성방법
JP3262752B2 (ja) * 1997-03-28 2002-03-04 松下電器産業株式会社 半導体装置の製造方法
US6037640A (en) * 1997-11-12 2000-03-14 International Business Machines Corporation Ultra-shallow semiconductor junction formation
KR100324931B1 (ko) * 1999-01-22 2002-02-28 박종섭 반도체장치 및 그의 제조방법
KR100300069B1 (ko) * 1999-05-10 2001-09-26 김영환 반도체 소자 및 그 제조방법
US6821852B2 (en) * 2001-02-13 2004-11-23 Micron Technology, Inc. Dual doped gates
US6667205B2 (en) 2002-04-19 2003-12-23 International Business Machines Machines Corporation Method of forming retrograde n-well and p-well
KR20040009748A (ko) * 2002-07-25 2004-01-31 동부전자 주식회사 모스 트랜지스터의 제조 방법
JP4500516B2 (ja) * 2002-12-13 2010-07-14 三菱電機株式会社 半導体レーザ素子およびその製造方法
KR100540341B1 (ko) * 2003-12-31 2006-01-11 동부아남반도체 주식회사 반도체 소자 제조방법
JP2011091188A (ja) * 2009-10-22 2011-05-06 Sanyo Electric Co Ltd 半導体装置の製造方法
US8841742B2 (en) * 2011-09-27 2014-09-23 Soitec Low temperature layer transfer process using donor structure with material in recesses in transfer layer, semiconductor structures fabricated using such methods

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4027380A (en) * 1974-06-03 1977-06-07 Fairchild Camera And Instrument Corporation Complementary insulated gate field effect transistor structure and process for fabricating the structure
US4217149A (en) * 1976-09-08 1980-08-12 Sanyo Electric Co., Ltd. Method of manufacturing complementary insulated gate field effect semiconductor device by multiple implantations and diffusion
DE3133841A1 (de) * 1981-08-27 1983-03-17 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
US4411058A (en) * 1981-08-31 1983-10-25 Hughes Aircraft Company Process for fabricating CMOS devices with self-aligned channel stops
US4422885A (en) * 1981-12-18 1983-12-27 Ncr Corporation Polysilicon-doped-first CMOS process
DE3314450A1 (de) * 1983-04-21 1984-10-25 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
JPS61133656A (ja) * 1984-12-03 1986-06-20 Hitachi Ltd 半導体装置およびその製造方法
JPH0793282B2 (ja) * 1985-04-15 1995-10-09 株式会社日立製作所 半導体装置の製造方法
JPS6223151A (ja) * 1985-07-24 1987-01-31 Hitachi Ltd 半導体集積回路装置の製造方法
JPS62136867A (ja) * 1985-12-11 1987-06-19 Hitachi Ltd 半導体装置
IT1188309B (it) * 1986-01-24 1988-01-07 Sgs Microelettrica Spa Procedimento per la fabbricazione di dispositivi elettronici integrati,in particolare transistori mos a canale p ad alta tensione
JPS62281463A (ja) * 1986-05-30 1987-12-07 Yamaha Corp 集積回路装置の製法
US4745083A (en) * 1986-11-19 1988-05-17 Sprague Electric Company Method of making a fast IGFET
US4771014A (en) * 1987-09-18 1988-09-13 Sgs-Thomson Microelectronics, Inc. Process for manufacturing LDD CMOS devices

Also Published As

Publication number Publication date
KR0158873B1 (ko) 1999-02-01
US5384279A (en) 1995-01-24
DE68926985T2 (de) 1997-03-06
JP2578204B2 (ja) 1997-02-05
DE68926985D1 (de) 1996-09-26
EP0358246B1 (en) 1996-08-21
JPH0283966A (ja) 1990-03-26
EP0358246A1 (en) 1990-03-14
KR900005556A (ko) 1990-04-14

Similar Documents

Publication Publication Date Title
NL8802219A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd.
KR930010121B1 (ko) 단일의 집적회로칩에 고압 및 저압 cmos 트랜지스터를 형성하는 공정
DE69533869T2 (de) BiCDMOS-Herstellungstechnologie.
US5278441A (en) Method for fabricating a semiconductor transistor and structure thereof
US4717683A (en) CMOS process
US6096589A (en) Low and high voltage CMOS devices and process for fabricating same
US5897363A (en) Shallow junction formation using multiple implant sources
KR100275846B1 (ko) 전계 효과 트랜지스터 및 그 제조 방법
DE69332847T2 (de) BiCDMOS-Herstellungstechnologie
US5006477A (en) Method of making a latch up free, high voltage, CMOS bulk process for sub-half micron devices
JP3394408B2 (ja) 半導体装置及びその製造方法
US5021851A (en) NMOS source/drain doping with both P and As
DE69415500T2 (de) Verfahren zur Herstellung eines Halbleiterbauteils mit vergrabenem Übergang
JPS6362227A (ja) Ｐ型ド−パントの特性のその他のｐ型ド−パントでの修正
US4851360A (en) NMOS source/drain doping with both P and As
US6576521B1 (en) Method of forming semiconductor device with LDD structure
KR910002294B1 (ko) 반도체장치의 제조방법
EP0763851B1 (en) Method of forming an asymmetric, graded-channel semiconductor device using a disposable spacer
US5973381A (en) MOS capacitor and MOS capacitor fabrication method
US5801078A (en) Method for manufacturing diffused channel insulated gate effect transistor
US4987088A (en) Fabrication of CMOS devices with reduced gate length
US5780347A (en) Method of forming polysilicon local interconnects
US4512815A (en) Simplified BIFET process
US5817564A (en) Double diffused MOS device and method
NL8303441A (nl) Geintegreerde schakeling met komplementaire veldeffekttransistors.

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed