JPS5845116B2 - 二重化記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は複数の計算機と２つの共有記憶装置をそれぞれ
インターフェースで接続し、複数の計算機からこの共有
記憶装置をアクセス可能になっている二重化記憶装置に
関し、複数の計算機からのアクセスを実行しつつ相互の
記憶内容を一致させる転写動作を行うようにしたもので
ある。

従来信頼性の高い計算制御を実現する為に共有記憶装置
（以下単に記憶装置と呼ぶ）を二重化する方式がよく採
用されてきた。

記憶装置を二重化する為には、記憶内容が同一である記
憶装置が２個必要であり、アクセスする計算機（以下Ｃ
ＰＵと略称する）は両系に同じ内容を書き込み又、両系
から読出して内容の一致をチェックする手段が必要であ
るばかりではなく下記手段が必要である。

即ちシステム立上げ時、あるいは片系の記憶装置が故障
してもう一方の系だけで運転している場合に、故障した
系を修理し、二重化運転に戻して使用するためには、正
常運転を続けていた記憶装置から、運転を開始する記憶
装置へその内容を転写する手段が必要である。

この手段には従来いくつかの方式がある。

１つは、片系運転から二重化運転の状態にする時に、Ｃ
ＰＵからのアクセスを全く禁止してノ飄−ドウェアの制
御で高速に転写する方式がある。

本方式によれば、記憶装置の記憶容量にもよるが、例え
ば６４に語であれば、数十〜数百ミリ秒要するので、オ
ンライン、リアルタイム処理が要求される計算制御には
向かない。

又、別の方式によれば、二重化される記憶装置間に転写
専用のインターフェースを有し、片系運転から二重系運
転の状態に入るときの記憶装置の転写動作にＣＰＵの読
出し及び書込み、動作を使用している。

即ち、片系運転中であった記憶装置のある番地、例えば
α番地から読出すとともに、上記転写専用のインターフ
ェースを用いて両系の記憶装置のα番地へ書込むという
二重書込動作で転写を実行している。

この場合Ｏ番地から実装される記憶装置の最大番地まで
転写をすれば、両系の記憶装置の内容を完全に一致させ
ることができる。

本方式による欠点は、ＣＰＵの動作が必要な為に、ソフ
トウェア、プログラムを複雑にしていることである。

とくに、上記でα番地から読出して後、α番地へ二重書
込みをする間は、割込を禁止する必要があるばかりでは
なく、入出力装置がＤＭＡ （Ｄｉｒｅｃｔ Ｍｅｍｏ
ｒｙ Ａｃｃｅｓｓ ）により上記の記憶装置へ書込み
動作を実行しないように配慮する必要がある。

これをソフトウェアのプログラムで実現することは大き
な制約条件となる。

又、本方式によれば、複数のＣＰＵが該記憶装置を使用
する場合には上記でのα番地から読出して后、α番地へ
書込む間には、この転写を実行するＣＰＵ以外による書
込み動作を全て禁止するハードウェアも必要で設計が大
変難くなる。

更に又、別の方式によれば、二重化記憶装置及びこの記
憶装置を使用するＣＰＵ等を同期運転し、時分割的にＣ
ＰＵ等のアクセスと、両系間の記憶内容の転写を実行す
るものがある。

即ち、第１図に示す如く、ＣＰＵ １からアクセスされ
る記憶装置２ はＣＰＵ−メモリ、インターフニス６で
結合され、記憶装置２はメモリ制御部３と二重化された
メモリ４，５から構成されている。

そこで、二重化されたメモリのうち、どちらからどちら
へ転写すべきかは、外部より手動により送信されるコピ
一方向指示信号８と、転写インターフェース７により、
第２図に示す如く時分割で転写を実行するものである。

第２図に示すＣＰＵがらのアクセス受付時間帯Ａと転写
動作許可時間帯Ｂとは、ＣＰＵ １より転送されるクロ
ックにより、メモリ制御部３にて作り出している。

本方式によれば、ＣＰＵの記憶装置に対するアクセス遅
延によるオンライン処理への悪影響は軽減されるが、次
のような欠点がある。

１、二重化記憶装置間の転写動作は、システム立上げ時
、又は、片系運転から二重系運転に移行するときのたか
だか数百ミリ秒の間だけ必要であるにもかかわらず、常
時ＣＰＵからのアクセス受付時間帯Ａおよび転写動作許
可時間帯Ｂを有することは、計算制御においては、機能
低下につながる。

２、第１図におけるメモリ制御部３の二重化が難しく、
信頼性の点から問題があり、高信頼度の計算制御には向
かない。

３、複数のＣＰＵが記憶装置２を使用できるようにする
為には、特別のハードウェアを追加する必要がある。

本発明は上記賭点に鑑み発明されたもので、その目的は
、オンライン、リアルタイムの計算制御に適した無駄時
間のない高応答性と高信頼性を有するとともに複数のＣ
ＰＵからのアクセスを容易にする二重化記憶装置を提供
するにある。

本発明の１つの目的は、複数のＣＰＵからの全く非同期
のアクセスを受付けつつ、そのオンライン、リアルタイ
ム処理にほとんど悪影響を与えずに転写動作を実行し、
又、転写動作も記憶内容の全番地に付いて実行されると
転写モードを終了し、以后は複数のＣＰＵかものアクセ
スに対し、全く時間のすき間がないように動作する二重
化記憶装置を提供するにある。

本発明の１つの目的は、記憶内容を転写するＣＰＵにお
ける、ソフトウェアプログラムによるサポートを不要と
する二重化記憶装置を提供するにある。

本発明の特徴とするところは、複数の計算機と２つの記
憶装置をそれぞれインターフェースで接続し、複数の計
算機から該記憶装置をそれぞれアクセス可能とすると同
時に、記２つの記憶装置を前記インターフェースと同一
仕様のインターフェースで接続し、各記憶装置間でアク
セス可能としていることである。

本発明の１つの特徴は、各記憶装置内に、それぞれ複数
の計算機及び他系記憶装置からのアクセス起動要求信号
の１つを選択する選択手段と、該選択手段の出力により
対応する１つのインターフェースを自系記憶部と電気的
に接続するマルチプレクサと、他系記憶装置に対してア
クセス起動要求を出力し、転写動作を実行する転写制御
回路を設けていることである。

第３図は本発明になる二重化記憶装置の全体構成を示す
もので、ＣＰＵ １１ ｔ １２と記憶装置１３．１４
はそれぞれインターフェース１５゜１６および１５’、
１σによって接続され、記憶装置１３，１４は、インタ
ーフェース１７によって接続されている。

ここで、インターフェース１５，１５’、１６゜１６′
および１７はそれぞれ同一仕様のものである。

本発明の一実施例を第４図に示す。

第４図は、第３図における記憶装置１３，１４の具体的
実施例である。

ここで、記憶装置１３，１４の内部回路は全く同一であ
るので、一方にのみ符号を付けて説明し、他は省略して
いる。

記憶装置１３は、第４図に示す如く、データを記憶する
記憶部２３と、メモリ制御部１９から構成される。

後者はさらに、記憶装置１３にアクセスしてくる複数の
ＣＰＵ及び記憶装置１４からの起動要求信号２６〜２８
の１つを選択し、各起動要求に対して一語転送毎に順番
に応答する選択回路２０と、選択回路２０にて選択した
ＣＰＵ又は記憶装置１４に対応するデータ信号線２４，
２５又は２９の１つを記憶部２３に電気的に接続するマ
ルチプレクサ２２と、さらに記憶装置１３の内容を記憶
装置１４に転写する場合に、記憶装置１４に対して起動
要求信号を出力する転写制御回路２１とから構成される
。

各データ信号線２４゜２５．２９は記憶装置に対するア
ドレスとデータを送受信するものである。

又、選択回路２０は、記憶装置にアクセスして（るＣＰ
Ｕ及び記憶装置に対して公平に応答するように、言いか
えれば、アクセスして来るとのＣＰＵ及び記憶装置もサ
ービス待時間が最少になるように、−語転送毎に起動要
求信号を受付けることが望ましく、又起動要求信号を同
時に複数個受付た場合には、起動要求信号を発生したＣ
ＰＵ又は記憶装置に一語づつ転送し、それが終了すると
再び起動要求信号を受付ける動作を起こすことが望まし
い。

なお、起動要求信号がないときは、該信号が来るまで動
作せず待っている。

このようにすれば、全く非同期にアクセスしてくるＣＰ
Ｕ又は記憶装置に対して一語づつ公平に転送することに
なり、とのＣＰＵ もオンライン・リアルタイム処理に
高応答性をもって対処できる。

さて、以上の装置において、記憶装置１３゜１４間にお
ける転写動作について詳細に記述すると、転写される記
憶装置においては、転写する記憶装置からの起動要求信
号を他のＣＰＵからの起動要求信号と何ら区別すること
なく選択回路２０にて選択するとともに、マルチプレク
サ２２により記憶部２３と記憶装置１３，１４間のデー
タ信号線２９とを電気的に結合し読出し動作を実行させ
るだけである。

即ち、転写される記憶装置においては、ＣＰＵからのア
クセスも転写する記憶装置からのアクセスも何ら動作と
して異なる点はない。

一方、転写する記憶装置においては、転写制御回路２１
が起動し、下記の動作を相手の記憶装置の記憶内容を全
て転写するまで続ける。

即ち、（１）−語転写毎に、相手の記憶装置に起動要求
信号を出力する。

（２）転写するメモリ・アドレスを０番地から、記憶装
置の最大番地まで順次与える。

（３）相手の転写される記憶装置には読出し動作要求を
出し、自系の転写する記憶装置には書き込み動作を行な
わしめる。

（４）全アドレスについて転写が終了する以前のＣＰＵ
からの自系記憶装置に対しての書き込み動作に応答して
実行するが、読出し動作に対しては実行しない。

などの機能を有する。

（４）の機能は、既に転写が終了済の番地に対しての書
き込み動作には応答しないと両系の記憶内容が異なるお
それがある為で、読出し動作に対して応答しないのは、
転写が終了していない番地の内容は無意味な情報だから
である。

第５図は、第４図のフロック図をさらに詳細に記述した
ものである。

各データ信号線２４，２５゜２９と、メモリ制御部と記
憶部間インターフェース３０は読出し／書き込み指定信
号線５１，５４゜５７．６０と、アドレス及びデータ信
号線５３゜５６．５９，６２と、記憶部へのアクセス終
了信号線５２，５５，５８，６１とから構成される。

選択−路２０はプライオリティ・エンコーダ６３及びデ
コーダ６４及び後述の主系／従系を指示するフリップ・
フロップ６５から構成される。

プライオリティ・エンコーダ６３は、起動要求信号２６
，２７，２８を同時にラッチするとともに、サービス終
了済のＣＰＵ又は、記憶装置に対応する該ラッチした内
容を個別にリセットする機能も有し、前述の如く、起動
要求信号はある時点で同時に受付け、受付けたものに対
しては公平に一語づつ転送を行うことが望ましい。

又、デコーダ６４の出力はマルチプレクサ２２へ接続さ
れ、該当するデータ信号線２４，２５，２９と、メモリ
制御部と記憶部間のインターフェース３０とを接続させ
る。

フリップフロップ６５は記憶装置１３と記憶装置１４に
対し、一方を主系、他方を従系にする。

即ち主系とは、とのＣＰＵがらのアクセスを受付げるべ
きかを選択する系であり従系は、その、選択されたアク
セス信号に対して応答する系である。

本実施例では、先に正常運転動作をしている方を主系、
後から立上がる系を従系としている。

同時に立上がる場合はどちらか一方が主系になるように
工夫されているが詳細は省略する。

従系の時は従系信号６６によりコンコーダ６４の出力が
出されないように工夫されているので、とのＣＰＵがら
のアクセスかを受付けるか選択できるのは主系だけであ
る。

なお、選択回路２０は記憶部２３に対して起動信号６８
を出力する。

従って、ＣＰＵ １１からのアクセスに対しては、まず
起動要求信号２７がプライオリティ・エンコーダ６３に
て選択されるとデコーダ６４を通して選択信号６７とし
てマルチプレクサ２２に送られ、データ信号線２４がメ
モリ制御部１９と記憶部２３間のインターフェース３０
と接続されるとともに、記憶部起動信号６８により記憶
部２３に起動する。

次に、記憶部２３からのアクセス終了信号６１が同じく
信号線５２を通して応答される。

さて、転写制御回路２１は、転写するアドレスを送出す
る転写アドレスカウンタ６９と、転写の終了アドレスを
検出する終了アドレス検出回路７０と、記憶装置１３に
起動要求信号２６を出力するフリップフロップ７１を有
する。

本回路による転写の方法は下記の通りである。

相手系が正常運転状態であることを示す信号７２、と自
系が運転開始することを示す信号７３のＡＮＤ条件で起
動要求信号フリップフロップ７１をセットすることによ
り記憶装置１３に対して、起動要求信号２６と、読出し
指示を信号線５７を通して行うとともに、自系記憶装置
１４に対しても書き込み指示を信号線７４を通して行う
。

選択回路２０にて本起動要求が選択されると、記憶装置
１３，１４間のデータ信号線２９がメモリ制御部１９と
記憶部２３間のインターフェースと接続され、読出し動
作が行なわれ、アクセス終了信号６１が出力されると信
号線５８を通して記憶装置１４へ報告され、記憶装置１
４が書き込み動作を開始する。

転写アドレス・カウンタ６９は、記憶装置１４アクセス
終了信号６１により＋１、づつカウント・アップする。

又、終了アドレス検出回路７０にて転送の終了が検出さ
れると、起動要求信号フリップフロップをリセットし、
起動要求信号２６を出力しないようにして転写を終了す
る。

なお、本実施例では、記憶装置１３は記憶装置１４の書
込み動作が終了するまで待状態となるが、記憶装置１３
の出力データを記憶するレジスタを追加し、起動要求信
号を一旦ひっこめれば、これを解消することができる。

このように本発明によれば、複数のＣＰＵからの全く非
同期のアクセスにリアルタイムに応答しつつ、二重化記
憶装置間の転写動作を容易に行うことが可能であり、又
、記憶装置が常にフル稼動し、サービス時間にすき間の
ない高応性のシステムを実現できる。

したがって、本発明はオンライン、リアルタイムを要求
される計算制御に適し、かつ、マルチＣＰＵシステムに
適した二重化記憶装置を提供できる。

又、転写動作に対してＣＰＵのソフトウェアプログラム
によるサポートが不要になるので、ＣＰＵとしては、記
憶装置が二重化されているか、いないかを知らずに動作
できる。

【図面の簡単な説明】

第１図は、従来技術の一例における、ハードウェアの構
成を示すブロック図、第２図は、第１図に示す従来例の
動作を説明する図、第３図は、本発明の二重化記憶装置
のハードウェアの全体構成を示すブロック図、第４図は
、本発明の具体的実施例で、記憶装置の内部構成を示す
ブロック図、第５図は、本発明の具体的実施例における
ＣＰＵからのアクセス動作及び転写動作を説明する詳細
ブロック図である。 １１．１２・・・・・・計算機、１３，１４・・・・・
・共有記憶装置、１５〜１７・・・・・・インターフェ
ース、２０・・・・・・選択回路、２１・・・・・・転
写制御回路、２２・・・・・・マルチプレクサ、２３・
・・・・・記憶部。

Claims (1)

【特許請求の範囲】
1. １ 複数の計算機と２つの共有記憶装置をそれぞれイン
   ターフェースを接続し、複数の計算機から該共有記憶装
   置をそれぞれアクセス可能になっている二重化記憶装置
   において、該２つの共有記憶装置を前記インターフェー
   スと同一仕様のインターフェースで接続した構成とし、
   且つ共有記憶装置内に、それぞれ複数の計算機及び他系
   記憶装置からのアクセス起動要求信号の１つを選択する
   選択手段と、該選択手段の出力により対応する１つのイ
   ンターフェースを自系記憶部と電気的に接続するマルチ
   プレクサと、他系記憶装置に対してアクセス起動要求を
   出力し転写動作を実行する転写制御回路を設けたことを
   特徴とする二重化記憶装置。