JPH0291753A - システムバス相互接続方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、中央処理装置、被制御装置間の入出力が制
御チャネルの制御により行なわれる情報処理システムに
係り、特に中央処理装置および被制御装置におけるバス
アーキテクチャが異なる場合のシステムバス相互接続方
式に関する。

（従来の技術） この種の情報処理システムは、一般に第３図に示すよう
に構成されていた。同図において、１０は中央処理装置
（以下、ＣＰＵと称する）、２０は制御チャネル、３０
は磁気ディスク装置などの被制御装置である。制御チャ
ネル２０は、ＣＰＵｌ０の中心を成す演算制御装置１１
が、主記憶１２に格納されているソフトウェアプログラ
ムに従って入出力命令を発行することにより起動される
。これにより制御チャネル２０は、入出力命令で指示さ
れている主記憶１２の情報（チャネル制御語）をＣＰＵ
ＬＯのシステムバス１３を介して取込む。そして制御チ
ャネル２０は、この情報をもとに解釈、変換を行ない　
実行指示を被制御装置３０に対して与え、ＣＰＵｌ０の
主記憶１２．被制御装置３０間の入出力制御をＣＰ　Ｕ
　１０のシステムバス１３．被制御装置３０のシステム
バス３１を介して行なう。この入出力制御処理において
、ＣＰＵｌ０および被制御装置３０におけるバスアーキ
テクチャが異なる場合には、システムバス１３．３１相
互間を接続するのに、相互変換のための論理（プログラ
ム処理も含む）が必要となる。従来は、この論理を実現
するのに、制御チャネル２０においてプログラム処理を
加え、第３図に示すように全ての情報について変換を施
していた。即ち制御チャネル２０は、システムバス１３
．３１間の相互接続に必要な情報変換の全てを、具体的
には演算制御装置１１．被制御装置３０間の入出力に伴
う制御系Ｃの情報変換、および主記憶１２．被制御装置
３０間の入出力（データ転送）に伴うデータ系りの情報
変換のいずれをも１、プログラム処理Ｐによって行なっ
ていた。

以上の方式では、次のように問題がある。

■　制御チャネルにおける異なるバスアーキテクチャ相
互間の変換処理に多大な時間を要し、即ち相互接続のオ
ーバヘッドが大きく、たとえ被制御装置を高インテリジ
ェント化、高速化しても、その利点が生かせない。

■　制御チャネルは、被制御装置が異なれば、その装置
に固有の情報変換のためのプログラム処理を行なわなけ
ればならず、処理に汎用性がない。

（発明が解決しようとする課題） 上記したように従来は、異なるバスアーキテクチャ相互
間の接続に必要な制御チャネルでの情報変換処理を全て
プログラム処理で行なっていたため、相互接続（のため
の変換処理）のオーバヘッドが大きいという問題があっ
た。

したがってこの発明は、異なるバスアーキテクチャ相互
間の接続に必要な制御チャネルでの情報変換処理の高速
化が簡単に図れるようにすることを解決すべき課題とす
る。

［発明の構成コ （課題を解決するための手段） この発明は、バスアーキテクチャの異なるＣＰＵ　（中
央処理装置）、被制御装置の各システムバス間を相互接
続する制御チャネルに、ＣＰＵが持つ第１システムバス
のアドレス空間を被制御装置が持つ第２システムバスの
アドレス空間にマツピングする第１アドレス変換テーブ
ルと、第２システムバスのアドレス空間を第１システム
バスのアドレス空間にマツピングする第２アドレス変換
テーブルとを設け、この第１または第２アドレス変換テ
ーブルを用いて第１および第２システムバス間の相互接
続に必要な情報変換のうちのアドレス変換を行なうよう
にしたことを特徴とするものである。

（作用） 上記の構成によれば、第１および第２システムバス間の
相互接続に必要な情報変換のうちのアドレス変換につい
ては、第１システムバス側から第２システムバス側をア
クセスする場合であれば第１アドレス変換テーブルを参
照することにより、第２システムバス側から第１システ
ムバス側をアクセスする場合であれば第２アドレス変換
テーブルを参照することにより行なえるので、全ての情
報変換をプログラム処理により行なう従来方式に比べて
オーバヘッドが少なくなる。

（実施例） 第１図はこの発明を適用する制御チャネルのブロック構
成図、第２図は第１図の制御チャネルを持つ情報処理シ
ステムのブロック構成図である。

第２図において、４０はＣＰＵ　（中央処理装置）、４
１はＣＰＵ４０の中心を成す演算制御装置、４２は主記
憶、４３はＣＰＵ４０のシステムバスである。このシス
テムバス４３は例えば３２ビツト幅のアドレスバス（図
示せず）を存している。システムバス４３のアドレス空
間は２ＫＢ　（キロバイト）のブロック単位で管理され
、３２ビツトアドレスの上位１９ビツトによってブロッ
クが指定され、下位１３ビツト　（上位１９ビツトを除
く残りビット）によってブロック内アドレス（ブロック
内オフセット）が指定される。

５０はこの発明に直接関係する制御チャネル、６０は磁
気ディスク装置、光デイスク装置、磁気テープ装置など
の被制御装置、６１は被制御装置６０のシステムバスで
ある。このシステムバス６１は例えば２４ビツト幅のア
ドレスバス（図示せず）を有している。システムバス６
１のアドレス空間は２ＫＢのブロック単位で管理され、
２４ビツトアドレスの上位１１ビツトによってブロック
が指定され、下位１３ビツト（上位１１ビツトを除く残
りビット）によってブロック内オフセットが指定される
。システムバス４３のアドレス空間とシステムバス６１
のアドレス空間とは、ブロック単位で対応付けされてい
る。また制御チャネル５０は、システムバス４３．８１
間の相互接続に必要な情報変換のうち、演算制御装置４
１．被制御装置６０間の入出力に伴う制御系Ｃ′の情報
変換だけプログラム処理Ｐ′を加え、主記憶４２．被制
御装置６０間の入出力（データ転送）に伴うデータ系Ｄ
′の情報変換についてはプログラム処理Ｐ′を加えない
ようになっている。

第１図の制御チャネル５０において、５１ａはシステム
バス４３から割込みを受付ける割込み受付は部、５２ａ
はシステムバス６１に対して割込みを発生する割込み発
生部である。同様に５１ｂはシステムバス６１から割込
みを受付ける割込み発生部、５２ｂはシステムバス４３
に対して割込みを発生する割込み発生部である。５３は
システムバス４３．８１相互の割込みアーキテクチャの
違いに対処するための変換処理等を行なうマイクロプロ
セッサ制御部である。

５４ａはシステムバス６１側から転送される３２ビツト
のアドレスをラッチするアドレスレジスタ、５５ａはア
ドレスレジスタ５４ａにラッチされたアドレスをシステ
ムバス６１側のバスアーキテクチャに適合した２４ビツ
トのアドレスに変換す′るためのテーブルメモリ　（以
下、アドレス変換テーブルと称する）　、５８ａはアド
レス変換テーブル５５ａを用いて変換されたアドレスを
ラッチするアドレスレジスタである。アドレス変換テー
ブル５５ａ内の各エントリ（システムパス４３側アドレ
ス空間内各ブロックに対応するエントリ）には、対応す
るシステムパス６１側アドレス空間内ブロックを示すア
ドレス（１１ビツト）が格納されている。同様に５４ｂ
はシステムバス６１側から転送される２４ビツトのアド
レスをラッチするアドレスレジスタ、５５ｂはアドレス
レジスタ５４ｂにラッチされたアドレスをシステムバス
４３側のバスアーキテクチャに適合した３２ビツトのア
ドレスに変換するためのアドレス変換テーブル、５８ｂ
はアドレス変換テーブル５５ｂを用いて変換されたアド
レスをラッチするアドレスレジスタである。アドレス変
換テーブル５５ｂ内の各エントリ（システムパス６１側
アドレス空間内各ブロックに対応するエントリ）には、
対応するシステムパス４３側アドレス空間内ブロックを
示すアドレス（１９ビツト）が格納されている。５７は
システムバス４３との間の入出力データを一時記憶する
データレジスタ、５８はシステムバス６１との間の入出
力データを一時記憶するデータレジスタである。

次に、この発明の一実施例の動作を、システムバス４３
側からシステムバス６１側へのデータアクセスを例に説
明する。まず、システムバス４３（のアドレスバス）上
の３２ビツトアドレスは、アドレスレジスタ５４ａにラ
ッチされる。アドレスレジスタ５４ａにラッチされたア
ドレスの上位１９ビツト（システムパス４３側アドレス
空間内のブロック指定アドレス）はアドレス変換テーブ
ル５５ａに導かれ、これにより同テーブル５５ａからシ
ステムバス６１側アドレス空間内のブロックを指定する
アドレス（１１ビツト）が取出される。この１１ビツト
は、アドレスレジスタ５４ａにラッチされた３２ビツト
アドレスの下位１３ビツト（ブロック内オフセット）と
連結されて（アドレス変換テーブル５５ａからの１１ビ
ツトが上位）アドレスレジスタ５Ｂａにラッチされる。

アドレスレジスタ５θａにラッチされたアドレス（２４
ビツト）はシステムバス６１に導かれ、システムバス６
１に接続される被制御装置６０をアクセスするのに供さ
れる。

一方、システムバス６１側からシステムバス４３側への
データアクセス時の動作は次の通りとなる。

まず、システムバス６１（のアドレスバス）上の２４ビ
ツトアドレスは、アドレスレジスタ５４ｂにラッチされ
る。アドレスレジスタ５４ｂにラッチされたアドレスの
上位１１ビツト（システムパス６１側アドレス空間内の
ブロック指定アドレス）はアドレス変換テーブル５５ｂ
に導かれ、これにより同テーブル５５ｂからシステムパ
ス４３側アドレス空間内のブロックを指定するアドレス
（１９ビツト）が取出される。この１９ビツトは、アド
レスレジスタ５４ｂにラッチされた２４ビツトアドレス
の下位１３ビツト（ブロック内オフセット）と連結され
て（アドレス変換テーブル５５ｂからの１９ビツトが上
位）アドレスレジスタ５［ｉｂにラッチされる。

アドレスレジスタ５８ｂにラッチされたアドレス（３２
ビツト）はシステムバス４３に導かれ、主記憶４２をア
クセスするのに供される。

以上が、システムバス４３．６１の相互接続に必要なア
ドレス変換である。これに対し、システムバス４３．６
１側相互の同期をとるための割込みについては、バスア
ーキテクチャの違いがあることから、マイクロプロセッ
サ制御部５３で処理するようにしている。即ち、割込み
受付は部５１ａがシステムバス４３側からの割込みを受
付けると、マイクロプロセッサ制御部５３は割込み受付
は部５１ａから割込み情報を読込んで、システムバス６
１のバスアーキテクチャに適合する割込み情報への変換
を行ない、割込み発生部５２ａを制御してシステムバス
８１への割込みを発生させる。同様に、割込み受付は部
５１ｂがシステムバス６１側からの割込みを受付けた場
合には、マイクロプロセッサ制御部５３は割込み受付は
部５１ｂから割込み情報を読込んで、システムバス４８
のバスアーキテクチャに適合する割込み情報への変換を
行ない、割込み発生部５２ｂを制御してシステムバス４
３への割込みを発生させる。

このマイクロプロセッサ制御部５３は、アドレス変換テ
ーブル５５ａ、　５５ｂの書換えも制御する。この書換
えのための指示は、制御チャネル５０自身へのコマンド
として演算制御装置４１からシステムバス４３経由で与
えられる。

なお、前記実施例では、以上の、データアクセスが、毎
回アドレスが異なるブロックマルチプレクサ型転送のた
めであるか、アドレスが連続するバースト型転送のため
のものであるかについては特に触れていないが、いずれ
に対しても同じ扱いができることは明らかである。

また、前記実施例では、システムバス４３．８１の各ア
ドレス空間がブロック単位で管理されるシステムに適用
した場合について説明したが、システムバス４３．８１
の各アドレス空間がページ単位で管理され、システムバ
ス４３上では仮想アドレスが、システムバス６１上では
実アドレスがそれぞれ転送されるページング方式の仮想
記憶制御を適用するシステムにも応用可能である。

［発明の効果］ 以上詳述したようにこの発明によれば、システムバス間
の相互接続に必要な情報変換のうちのアドレス変換につ
いては、２つのアドレス変換テーブルの一方を参照する
だけで自動的に行なえるので、全ての情報変換をプログ
ラム処理により行なう従来方式に比べて相互接続時のオ
ーバヘッドを少なくできる。

【図面の簡単な説明】

第１図はこの発明を適用する制御チャネルの一実施例を
示すブロック構成図、第２図は第１図の制御チャネルに
よるシステムバス相互接続機能の概略を示すための図、
第３図は従来のシステムバス相互接続機能の概略を示す
ための図である。 ４０・・・ＣＰＵ　（中央研理装置）、４１・・・演算
制御装置、４２・・・主記憶、４３．８１・・・システ
ムバス、５Ｂ・・・マイクロプロセッサ゛制御部、５４
ａ、　５４ｂ、　５８ａ。 ５８ｂ・・・アドレスレジスタ、５５ａ、　５５ｂ・・
・アドレス変換テーブル。

Claims (1)

1. 【特許請求の範囲】 　第１のバス構造の第１システムバスを持つ中央処理装
   置と、第２のバス構造の第２システムバスを持つ被制御
   装置と、上記第１および第２システムバス間を相互接続
   し、上記中央処理装置および被制御装置間の入出力制御
   を行なう制御チャネルとを備えた情報処理システムにお
   いて、 上記制御チャネルに、 上記第１システムバスのアドレス空間を上記第２システ
   ムバスのアドレス空間にマッピングする第１アドレス変
   換テーブルと、上記第２システムバスのアドレス空間を
   上記第１システムバスのアドレス空間にマッピングする
   第２アドレス変換テーブルと、上記第１システムバス側
   から上記第２システムバス側をアクセスする際に上記第
   １システムバス経由で転送されるアドレスを、上記第１
   アドレス変換テーブルを参照することにより上記第２シ
   ステムバスのアドレス空間内のアドレスに変換する第１
   アドレス変換手段と、上記第２システムバス側から上記
   第１システムバス側をアクセスする際に上記第２システ
   ムバス経由で転送されるアドレスを、上記第２アドレス
   変換テーブルを参照することにより上記第１システムバ
   スのアドレス空間内のアドレスに変換する第２アドレス
   変換手段とを設け、 上記第１および第２システムバス間の相互接続に必要な
   情報変換のうちアドレス変換については上記第１または
   第２アドレス変換テーブルを用いるようにしたことを特
   徴とするシステムバス相互接続方式。