JPS62178017A

JPS62178017A - 利得制御回路

Info

Publication number: JPS62178017A
Application number: JP1950486A
Authority: JP
Inventors: Takayuki Sasaki; 高行佐々木; Hideki Fukazawa; 秀木深澤; Hiromi Takano; 高野　ひろみ
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-01-31
Filing date: 1986-01-31
Publication date: 1987-08-05
Anticipated expiration: 2010-01-18
Also published as: JPH073949B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は利得制御回路に関する。

〔発明の概要〕

この発明は、デジタル制御信号により利得制御を行う場
合において、例えば、入力信号を、アナログ人力の利得
制御回路＝Ａ／Ｄコンバーターデジタル入力の利得制御
回路に直列に供給することにより、全体として高ビット
長の利得制御回路と同等ないしそれ以上の性能を得るよ
うにしたものである。

〔従来の技術〕　　。

８ミリビデオの音声信号系においては、記録時、音声信
号のレベルを所定の特性で圧縮するとともにデジタル信
号（ＰＣＭ信号）に変換して記録し、再生時、再生され
たデジタル信号をアナログ信号に変換するとともに記録
時とは相補な特性でレベルを伸張してもとの音声信号を
得るようにしている。

また、ビデオフロッピーに音声信号を記録及び再生する
場合も、同様にレベル圧伸、Ａ／Ｄ変換。

Ｄ／Ａ変換を必要とする。

そこで、音声信号の記録処理回路として第３図に示すよ
うなものが考えられている。

すなわち、同図において、アナログの音声信号Ｓａが、
入力端子（１１からアッテネータ（２）及びオペアンプ
（３）を通じてＡ／Ｄコンバータ（４）に供給されて所
定のビット数のデジタル信号Ｓｄに変換され、この信号
Ｓｄが出力端子（５）に取り出される。また、このとき
、信号Ｓｄが検出回路（６）に供給されて信号Ｓｄの示
すレベル（信号Ｓｄをアナログ信号に変換したとき、そ
のアナログ信号のもつレベル）の検出信号Ｓｃがデジタ
ル信号の状態で取り出され、この信号Ｓｃがアッテネー
タ（２）にその制御信号として供給される。

したがって、出力信号Ｓｄは、音声信号Ｓａがレベル圧
縮され、かつ、Ａ／Ｄ変換されたデジタル信号となる。

ところで、このような記録処理回路において、そのｌス
テップの変化量を細かくしようとすれば、アッテネータ
（２）及び制御信号Ｓｃのビット数を増やさなければな
らない。

しかし、人間の聴覚には検知限が存在し、ある程度以上
に細か（制御しても検知されず、むだである。すなわち
、検知限と同程度の細かさで制御すれば、十分である。

そして、オーディオの場合、リニアに量子化すると、１
４〜１６ビツト程度の分解能が必要であるが、上述のよ
うに、レベル圧縮を併用してノンリニアに量子化すれば
、８ビット程度でもかなり良好な音質を得ることができ
、これは８ミリビデオにおいて規格化されていることか
らも分かる。

したがって、ある音量に対し、そのｌ／２８程度の変化
が人間の検知限である。

そこで、特願昭６０−２７８１９２号により第４図に示
すような利得制御回路が考えられている。

すなわち、同図において、アッテネータ（２）は低ビッ
ト長のアッテネータ（２１）と中ビット長のアッテネー
タ（２２）とに分割される。また、検出信号Ｓｃが変換
回路（７）に供給されて制御信号Ｓ１＋８２に変換され
、この信号Ｓ１，３２がアッテネータ（２１）　、　　
（２２）に供給される。なお、この場合、信号Ｓｃのビ
ット数を（ｍ＋ｎ）ビットとすると、信号Ｓ２はｎビッ
トである。そして、例えば、Ｓｃ＝″００１１０１”、
ｎ＝３とすると、信号Ｓｃにゼロサプレスしてｔｔｏｔ
”を得、この“１１０１”の上位３ビツト“１１０″が
信号Ｓ２である。すなわち、信号Ｓ２は、信号Ｓｃをゼ
ロサプレスし、その結果の上位ｎビットを取り出した信
号である（ゼロサプレスした結果がｎビットに満たない
ときは、上位ビットにＯ”が満たされてｎビットとされ
る）。また、信号Ｓ１は、信号Ｓｃのゼロサプレスされ
た０”の数に対応する。したがって、いわば、信号Ｓ１
は信号Ｓｃの仮数部、信号Ｓ２は信号Ｓｃの指数部のよ
うなものである。

そして、信号ＳＬ、Ｓ２によりアッテネータ（２１）　
、　　（２２）の利得が、例えば第５図に示すように制
御される。なお、この図は、利得の可変幅が４８ｄＢ　
（＝　２５６倍）の場合である。すなわち、信号Ｓｃの
ＭＳＢが１”のときは、信号Ｓ１によりアッテネータ（
２１）の利得はＯｄＢとされ（直線（２１八））、信号
Ｓ２によりアッテネータ（２２）の利得はＯ〜−６ｄＢ
の間を２ｎステツプで信号Ｓ２に対応して制御される（
曲線（２２Ａ　））。また、信号ＳｃのＭＳＢが“０”
、２３Ｂが“１″のときには、信号Ｓ１によりアッテネ
ータ（２１）の利得は一６ｄＢとされ（直線（２１Ｂ）
、信号Ｓ２によりアッテネータ（２２）の利得はＯ〜−
６ｄＢの間を２ｎステツプで信号Ｓ２に対応して制御さ
れる（曲線（２２Ｂ　）　）、そして、以下同様に、信
号Ｓｃの示すレベル（ゼロサプレスされる“０”の数）
に対応してアッテネータ（２１）の利得は、直線（２１
Ｇ）　、　　（２１０）で示すように６ｄＢずつ小さく
され、かつ、アッテネータ（２２）の利得は、曲線（２
２Ｃ）　、　　（２２Ｄ　）で示すように０〜−６ｄＢ
の間で制御される。なお、信号Ｓ２がｎビット未満のと
きには、上位に“０″が付加されてｎビットとされ、曲
線（２１Ｅ）　、　　（２２Ｅ）に示すとおりである。

したがって、総合の利得特性は、曲線（２０）のように
なる。

こうして、上述の利得制御回路によれば、アッテネータ
（２１）　、　　（２２）及び信号Ｓｃのビット数が少
なくても、必要な検知限を確保してレベル制御を行うこ
とができる。

〔発明が解決しようとする問題点〕

ところが、この利得制御回路においては、アッテネータ
（２１）の利得の変化する点で利得変化の単調性を確保
するために、両方のアッテネータ（２１）　、　　（２
２）に絶対的な精度が要求される。

この発明は、このような問題点を解決しようとするもの
である。

〔問題点を解決するための手段〕

このため、この発明においては、入力信号Ｓａを、アナ
ログ入力の利得制御回路＝Ａ／Ｄコンバーターデジタル
入力の利得制御回路の信号ラインに供給するようにした
ものである。

〔作用〕

後段のデジタル入力の利得制御回路により細かいレベル
の演算が行われて全体として高ピッ１４の利得制御が行
われる。

〔実施例〕

第１図において、入力端子（１）と出力端子（５）との
間の信号ラインに、第１のアッテネータ（２Ａ）と、Ａ
／Ｄコンバータ（４）と、第２のアッテネータ（２Ｂ）
とが直列接続される。この場合、アッテネータ（２Ａ）
は、アナログの入力信号Ｓａのレベルを、デジタルの制
御信号Ｓ１により制御する低ビット長のアッテネータで
ある。また、アッテネータ（２Ｂ）は、デジタルの入力
信号の示すレベル（アナログ信号に変換したときのレベ
ル）を、デジタルの制御信号Ｓ２により制御する中ビッ
ト長のアッテネータである。

そして、アッテネータ（２Ｂ）の出力信号Ｓｄが検出回
路（６）に供給されて検出信号Ｓｃが取り出され、この
信号Ｓｃが変換回路（７）に供給されて制御信号Ｓ１，
３２とされる。

このような構成によれば、端子（１）の入力信号Ｓａは
、第５図に直線（２１Ａ）〜（２１Ｂ）として示すよう
に、アッテネータ（２Ａ）により粗くレベル制御され、
次にＡ／Ｄコンバータ（４）によりデジタル信号に変換
されてから同図に曲線（２２Ａ　）〜（２２Ｅ　）とし
て示すように、アッテネータ（２Ｂ）により細かくレベ
ル制御される。したがって、端子（５）にはレベル圧縮
されるとともに、Ａ／Ｄ変換されたデジタル信号Ｓｄが
取り出される。

そして、この場合、特にこの発明によれば、アッテネー
タ（２Ｂ）においては、デジタル入力信号をデジタル制
御信号Ｓ２によりレベル制御することになるので、誤差
が十分に少なくなり、きわめて高い精度を得ることがで
きる。しかも、アッテネータ（２Ａ）　、　　（２Ｂ）
が高ビット長でなくても十分な検知限を確保しつつレベ
ル圧縮ができる。

さらに、アッテネータ（２Ｂ）の後段あるいは検出回路
（６）の前段に、ローパスフィルタ、プリエンファシス
回路、ウェイティングエンファシス回路などを挿入する
場合、それらの回路とアッテネータ（２Ｂ）とを共用で
き、コストダウンができる。

なお、上述においては、レベル圧縮の場合であるが、例
えば第２図に示すように、レベル伸張回路を構成するこ
ともでき、（９）はＤ／Ａコンバータである。また、ア
ッテネータ（２Ａ）は、抵抗アッテネータ、オペアンプ
を使用した乗算型あるいは除算型レベル制御回路など、
信号Ｓ１により利得が変化するものであればよい。さら
に、アッテネータ（２Ｂ）はＲＯＭなどにより構成する
こともできる。

〔発明の効果〕

この発明によれば、アッテネータ（２Ｂ）においては、
デジタル入力信号をデジタル制御信号Ｓ２によりレベル
制御することになるので、誤差が十分に少なくなり、き
わめて高い精度を得ることができる。しかも、アッテネ
ータ（２Ａ）　、　　（２Ｂ）が高ビット長でなくても
十分な検知限を確保しつつレベル圧縮ができる。

【図面の簡単な説明】

第１図、第２図はこの発明の一例の接続図、第３図〜第
５図はその説明のための図である。（２八）、（２Ｂ）はアッテネータ、（８）は変換回路
である。

Claims

【特許請求の範囲】アナログ信号と、このアナログ信号からＡ／Ｄ変換され
たデジタル信号との一方の信号を第１の信号、他方の信
号を第２の信号とするとき、上記第１の信号が供給され
る第１の利得制御回路と、上記第１の利得制御回路から得られる上記第１の信号を
上記第２の信号に変換するコンバータと、このコンバー
タの出力信号が供給される第２の利得制御回路と、上記デジタル信号の示すレベルを検出してデジタルの検
出信号を出力する検出回路とを有し、上記第１及び第２
の利得制御回路のうち、上記アナログ信号が供給される
利得制御回路は低ビット長とされ、上記第１及び第２の利得制御回路のうち、残りの利得制
御回路は中ビット長とされ、上記第１及び第２の利得制御回路に上記検出信号に基づ
くデジタル制御信号が供給されて上記第２の利得制御回
路から利得制御された上記第２の信号が取り出される利
得制御回路。