JPH073949B2 - 利得制御回路 - Google Patents
利得制御回路Info
- Publication number
- JPH073949B2 JPH073949B2 JP61019504A JP1950486A JPH073949B2 JP H073949 B2 JPH073949 B2 JP H073949B2 JP 61019504 A JP61019504 A JP 61019504A JP 1950486 A JP1950486 A JP 1950486A JP H073949 B2 JPH073949 B2 JP H073949B2
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- control circuit
- gain
- gain control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は利得制御回路に関する。
この発明は、デジタル制御信号により利得制御を行う場
合において、例えば、入力信号を、アナログ入力の利得
制御回路→A/Dコンバータ→デジタル入力の利得制御回
路に直列に供給することにより、全体として高ビット長
の利得制御回路と同等ないしそれ以上の性能を得るよう
にしたものである。
合において、例えば、入力信号を、アナログ入力の利得
制御回路→A/Dコンバータ→デジタル入力の利得制御回
路に直列に供給することにより、全体として高ビット長
の利得制御回路と同等ないしそれ以上の性能を得るよう
にしたものである。
8ミリビデオの音声信号系においては、記録時、音声信
号のレベルを所定の特性で圧縮するとともにデジタル信
号(PCM信号)に変換して記録し、再生時、再生された
デジタル信号をアナログ信号に変換するとともに記録時
とは相補な特性でレベルを伸張してもとの音声信号を得
るようにしている。
号のレベルを所定の特性で圧縮するとともにデジタル信
号(PCM信号)に変換して記録し、再生時、再生された
デジタル信号をアナログ信号に変換するとともに記録時
とは相補な特性でレベルを伸張してもとの音声信号を得
るようにしている。
また、ビデオフロッピーに音声信号を記録及び再生する
場合も、同様にレベル圧伸,A/D変換,D/A変換を必要とす
る。
場合も、同様にレベル圧伸,A/D変換,D/A変換を必要とす
る。
そこで、音声信号の記録処理回路として第3図に示すよ
うなものが考えられている。
うなものが考えられている。
すなわち、同図において、アナログの音声信号Saが、入
力端子(1)からアッテネータ(2)及びオペアンプ
(3)を有する可変利得回路を通じてA/Dコンバータ
(4)に供給されて所定のビット数のデジタル信号Sdに
変換され、この信号Sdが出力端子(5)に取り出され
る。また、このとき、信号Sdが検出回路(6)に供給さ
れて信号Sdの示すレベル(信号Sdをアナログ信号に変換
したとき、そのアナログ信号のもつレベル)の検出信号
Scがデジタル信号の状態で取り出され、この信号Scがア
ッテネータ(2)にその制御信号として供給される。
力端子(1)からアッテネータ(2)及びオペアンプ
(3)を有する可変利得回路を通じてA/Dコンバータ
(4)に供給されて所定のビット数のデジタル信号Sdに
変換され、この信号Sdが出力端子(5)に取り出され
る。また、このとき、信号Sdが検出回路(6)に供給さ
れて信号Sdの示すレベル(信号Sdをアナログ信号に変換
したとき、そのアナログ信号のもつレベル)の検出信号
Scがデジタル信号の状態で取り出され、この信号Scがア
ッテネータ(2)にその制御信号として供給される。
したがって、出力信号Sdは、音声信号Saがレベル圧縮さ
れ、かつ、A/D変換されたデジタル信号となる。
れ、かつ、A/D変換されたデジタル信号となる。
ところで、このような記録処理回路において、その1ス
テップの変化量を細かくしようとすれば、アッテネータ
(2)及び制御信号Scのビット数を増やさなければなら
ない。
テップの変化量を細かくしようとすれば、アッテネータ
(2)及び制御信号Scのビット数を増やさなければなら
ない。
しかし、人間の聴覚には検知限が存在し、ある程度以上
に細かく制御しても検知されず、むだである。すなわ
ち、検知限と同程度の細かさで制御すれば、十分であ
る。
に細かく制御しても検知されず、むだである。すなわ
ち、検知限と同程度の細かさで制御すれば、十分であ
る。
そして、オーディオの場合、リニアに量子化すると、14
〜16ビット程度の分解能が必要であるが、上述のよう
に、レベル圧縮を併用してノンリニアに量子化すれば、
8ビット程度でもかなり良好な音質を得ることができ、
これは8ミリビデオにおいて規格化されていることから
も分かる。
〜16ビット程度の分解能が必要であるが、上述のよう
に、レベル圧縮を併用してノンリニアに量子化すれば、
8ビット程度でもかなり良好な音質を得ることができ、
これは8ミリビデオにおいて規格化されていることから
も分かる。
したがって、ある音量に対し、その1/28程度の変化が人
間の検知限である。
間の検知限である。
そこで、特願昭60-278192号により第4図に示すような
利得制御回路が考えられている。
利得制御回路が考えられている。
すなわち、同図において、アッテネータ(2)及びオペ
アンプ(3)は低ビット長のアッテネータ(21)及びオ
ペアンプ(31)と中ビット長のアッテネータ(22)及び
オペアンプ(32)とに分割される。また、検出信号Scが
変換回路(7)に供給されて制御信号S1,S2に変換さ
れ、この信号S1,S2がアッテネータ(21),(22)に供
給される。なお、この場合、信号Scのビット数を(m+
n)ビットとすると、信号S2はnビットである。そし
て、例えば、Sc=“001101",n=3とすると、信号Scに
ゼロサプレスして“1101"を得、この“1101"の上位3ビ
ット“110"が信号S2である。すなわち、信号S2は、信号
Scをゼロサプレスし、その結果の上位nビットを取り出
した信号である(ゼロサプレスした結果がnビットに満
たないときは、上位ビットに“0"が満たされてnビット
とされる)。また、信号S1は、信号Scのゼロサプレスさ
れた“0"の数に対応する。したがって、いわば、信号S1
は信号Scの指数部、信号S2は信号Scの仮数部のようなも
のである。
アンプ(3)は低ビット長のアッテネータ(21)及びオ
ペアンプ(31)と中ビット長のアッテネータ(22)及び
オペアンプ(32)とに分割される。また、検出信号Scが
変換回路(7)に供給されて制御信号S1,S2に変換さ
れ、この信号S1,S2がアッテネータ(21),(22)に供
給される。なお、この場合、信号Scのビット数を(m+
n)ビットとすると、信号S2はnビットである。そし
て、例えば、Sc=“001101",n=3とすると、信号Scに
ゼロサプレスして“1101"を得、この“1101"の上位3ビ
ット“110"が信号S2である。すなわち、信号S2は、信号
Scをゼロサプレスし、その結果の上位nビットを取り出
した信号である(ゼロサプレスした結果がnビットに満
たないときは、上位ビットに“0"が満たされてnビット
とされる)。また、信号S1は、信号Scのゼロサプレスさ
れた“0"の数に対応する。したがって、いわば、信号S1
は信号Scの指数部、信号S2は信号Scの仮数部のようなも
のである。
そして、信号S1,S2によりアッテネータ(21),(22)
の利得が、例えば第5図に示すように制御される。な
お、この図は、利得の可変幅が48dB(=256倍)の場合
である。すなわち、信号ScのMSBが“1"のときは、信号S
1によりアッテネータ(21)の利得は0dBとされ(直線
(21A))、信号S2によりアッテネータ(22)の利得は
0〜−6dBの間を2nステップで信号S2に対応して制御さ
れる(曲線(22A))。また、信号ScのMSBが“0",2SBが
“1"のときには、信号S1によりアッテネータ(21)の利
得は−6dBとされ(直線(21B),信号S2によりアッテネ
ータ(22)の利得は0〜−6dBの間を2nステップで信号S
2に対応して制御される(曲線(22B))。そして、以下
同様に、信号Scの示すレベル(ゼロサプレスされる“0"
の数)に対応してアッテネータ(21)の利得は、直線
(21C),(21D)で示すように6dBずつ小さくされ、か
つ、アッテネータ(22)の利得は、曲線(22C),(22
D)で示すように0〜−6dBの間で制御される。なお、信
号S2がnビット未満のときには、上位に“0"が付加され
てnビットとされ、曲線(21E),(22E)に示すとおり
である。
の利得が、例えば第5図に示すように制御される。な
お、この図は、利得の可変幅が48dB(=256倍)の場合
である。すなわち、信号ScのMSBが“1"のときは、信号S
1によりアッテネータ(21)の利得は0dBとされ(直線
(21A))、信号S2によりアッテネータ(22)の利得は
0〜−6dBの間を2nステップで信号S2に対応して制御さ
れる(曲線(22A))。また、信号ScのMSBが“0",2SBが
“1"のときには、信号S1によりアッテネータ(21)の利
得は−6dBとされ(直線(21B),信号S2によりアッテネ
ータ(22)の利得は0〜−6dBの間を2nステップで信号S
2に対応して制御される(曲線(22B))。そして、以下
同様に、信号Scの示すレベル(ゼロサプレスされる“0"
の数)に対応してアッテネータ(21)の利得は、直線
(21C),(21D)で示すように6dBずつ小さくされ、か
つ、アッテネータ(22)の利得は、曲線(22C),(22
D)で示すように0〜−6dBの間で制御される。なお、信
号S2がnビット未満のときには、上位に“0"が付加され
てnビットとされ、曲線(21E),(22E)に示すとおり
である。
したがって、総合の利得特性は、曲線(20)のようにな
る。
る。
こうして、上述の利得制御回路によれば、アッテネータ
(21),(22)及び信号Scのビット数が少なくても、必
要な検知限を確保してレベル制御を行うことができる。
(21),(22)及び信号Scのビット数が少なくても、必
要な検知限を確保してレベル制御を行うことができる。
ところが、この利得制御回路においては、アッテネータ
(21)の利得の変化する点で利得変化の単調性を確保す
るために、両方のアッテネータ(21),(22)に絶対的
な精度が要求される。
(21)の利得の変化する点で利得変化の単調性を確保す
るために、両方のアッテネータ(21),(22)に絶対的
な精度が要求される。
この発明は、このような問題点を解決しようとするもの
である。
である。
このため、この発明においては、入力信号Saを、アナロ
グ入力の利得制御回路→A/Dコンバータ→デジタル入力
の利得制御回路の信号ラインに供給するようにしたもの
である。
グ入力の利得制御回路→A/Dコンバータ→デジタル入力
の利得制御回路の信号ラインに供給するようにしたもの
である。
〔作用〕 後段のデジタル入力の利得制御回路により細かいレベル
の演算が行われて全体として高ビット長の利得制御が行
われる。
の演算が行われて全体として高ビット長の利得制御が行
われる。
第1図において、入力端子(1)と出力端子(5)との
間の信号ラインに、第1の可変利得回路(2A)と、A/D
コンバータ(4)と、第2の可変利得回路(2B)とが直
列接続される。この場合、可変利得回路(2A)は、アナ
ログの入力信号Saのレベルを、デジタルの制御信号S1に
より制御する低ビット長の可変利得回路である。また、
可変利得回路(2B)は、デジタルの入力信号の示すレベ
ル(アナログ信号に変換したときのレベル)を、デジタ
ルの制御信号S2により制御する中ビット長の可変利得回
路である。
間の信号ラインに、第1の可変利得回路(2A)と、A/D
コンバータ(4)と、第2の可変利得回路(2B)とが直
列接続される。この場合、可変利得回路(2A)は、アナ
ログの入力信号Saのレベルを、デジタルの制御信号S1に
より制御する低ビット長の可変利得回路である。また、
可変利得回路(2B)は、デジタルの入力信号の示すレベ
ル(アナログ信号に変換したときのレベル)を、デジタ
ルの制御信号S2により制御する中ビット長の可変利得回
路である。
そして、可変利得回路(2B)の出力信号Sdが検出回路
(6)に供給されて検出信号Scが取り出され、この信号
Scが変換回路(7)に供給されて制御信号S1,S2とされ
る。
(6)に供給されて検出信号Scが取り出され、この信号
Scが変換回路(7)に供給されて制御信号S1,S2とされ
る。
このような構成によれば、端子(1)の入力信号Saは、
第5図に直線(21A)〜(21E)として示すように、可変
利得回路(2A)により粗くレベル制御され、次にA/Dコ
ンバータ(4)によりデジタル信号に変換されてから同
図に曲線(22A)〜(22E)として示すように、可変利得
回路(2B)により細かくレベル制御される。したがっ
て、端子(5)にはレベル圧縮されるとともに、A/D変
換されたデジタル信号Sdが取り出される。
第5図に直線(21A)〜(21E)として示すように、可変
利得回路(2A)により粗くレベル制御され、次にA/Dコ
ンバータ(4)によりデジタル信号に変換されてから同
図に曲線(22A)〜(22E)として示すように、可変利得
回路(2B)により細かくレベル制御される。したがっ
て、端子(5)にはレベル圧縮されるとともに、A/D変
換されたデジタル信号Sdが取り出される。
そして、この場合、特にこの発明によれば、可変利得回
路(2B)においては、デジタル入力信号をデジタル制御
信号S2によりレベル制御することになるので、誤差が十
分に少なくなり、きわめて高い精度を得ることができ
る。しかも、可変利得回路(2A),(2B)が高ビット長
でなくても十分な検知限を確保しつつレベル圧縮ができ
る。
路(2B)においては、デジタル入力信号をデジタル制御
信号S2によりレベル制御することになるので、誤差が十
分に少なくなり、きわめて高い精度を得ることができ
る。しかも、可変利得回路(2A),(2B)が高ビット長
でなくても十分な検知限を確保しつつレベル圧縮ができ
る。
さらに、可変利得回路(2B)の後段あるいは検出回路
(6)の前段に、ローパスフィルタ,プリエンファシス
回路,ウェイティングエンファシス回路などを挿入する
場合、それらの回路と可変利得回路(2B)とを共用で
き、コストダウンができる。
(6)の前段に、ローパスフィルタ,プリエンファシス
回路,ウェイティングエンファシス回路などを挿入する
場合、それらの回路と可変利得回路(2B)とを共用で
き、コストダウンができる。
なお、上述においては、レベル圧縮の場合であるが、例
えば第2図に示すように、レベル伸張回路を構成するこ
ともでき、(9)はD/Aコンバータである。また、可変
利得回路(2A)は、抵抗アッテネータ,オペアンプを使
用した乗算型あるいは除算型レベル制御回路など、信号
S1により利得が変化するものであればよい。さらに、可
変利得回路(2B)はROMなどにより構成することもでき
る。
えば第2図に示すように、レベル伸張回路を構成するこ
ともでき、(9)はD/Aコンバータである。また、可変
利得回路(2A)は、抵抗アッテネータ,オペアンプを使
用した乗算型あるいは除算型レベル制御回路など、信号
S1により利得が変化するものであればよい。さらに、可
変利得回路(2B)はROMなどにより構成することもでき
る。
この発明によれば、可変利得回路(2B)においては、デ
ジタル入力信号をデジタル制御信号S2によりレベル制御
することになるので、誤差が十分に少なくなり、きわめ
て高い精度を得ることができる。しかも、可変利得回路
(2A),(2B)が高ビット長でなくても十分な検知限を
確保しつつレベル圧縮ができる。
ジタル入力信号をデジタル制御信号S2によりレベル制御
することになるので、誤差が十分に少なくなり、きわめ
て高い精度を得ることができる。しかも、可変利得回路
(2A),(2B)が高ビット長でなくても十分な検知限を
確保しつつレベル圧縮ができる。
さらに、可変利得回路(2B)の後段あるいは検出回路
(6)の前段に、ローパスフィルタ,プリエンファシス
回路,ウェイティングエンファシス回路などを挿入する
場合、それらの回路と可変利得回路(2B)とを共用で
き、コストダウンができる。
(6)の前段に、ローパスフィルタ,プリエンファシス
回路,ウェイティングエンファシス回路などを挿入する
場合、それらの回路と可変利得回路(2B)とを共用で
き、コストダウンができる。
第1図,第2図はこの発明の一例の接続図、第3図〜第
5図はその説明のための図である。 (2A),(2B)は可変利得回路、(8)は変換回路であ
る。
5図はその説明のための図である。 (2A),(2B)は可変利得回路、(8)は変換回路であ
る。
Claims (1)
- 【請求項1】アナログ信号と、このアナログ信号からA/
D変換されたデジタル信号との一方の信号を第1の信
号、他方の信号を第2の信号とするとき、 上記第1の信号が供給される第1の利得制御回路と、 上記第1の利得制御回路から得られる上記第1の信号を
上記第2の信号に変換するコンバータと、 このコンバータの出力信号が供給される第2の利得制御
回路と、 上記デジタル信号の示すレベルを検出してデジタルの検
出信号を出力する検出回路と、 上記検出回路からの検出ビットデータをゼロサプレスし
た上位nビットの第1の制御信号とゼロサプレスした零
の数に対応した第2の制御信号に変換する変換回路とを
有し、 上記第1の利得制御回路は低ビット長の上記第2の制御
信号によって粗くレベル制御され、上記第2の制御回路
は上記中ビット長の上記第1の制御信号によって細くレ
ベル制御され、 上記第2の利得制御回路から利得制御された上記第2の
信号が取り出されて成ることを特徴とする利得制御回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61019504A JPH073949B2 (ja) | 1986-01-31 | 1986-01-31 | 利得制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61019504A JPH073949B2 (ja) | 1986-01-31 | 1986-01-31 | 利得制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62178017A JPS62178017A (ja) | 1987-08-05 |
JPH073949B2 true JPH073949B2 (ja) | 1995-01-18 |
Family
ID=12001202
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61019504A Expired - Fee Related JPH073949B2 (ja) | 1986-01-31 | 1986-01-31 | 利得制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH073949B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09179688A (ja) * | 1995-12-25 | 1997-07-11 | Hitachi Ltd | アナログ信号処理装置 |
DE102006005032B4 (de) * | 2006-02-03 | 2018-06-28 | Intel Deutschland Gmbh | Empfangsverfahren mit digitaler Pegeleinstellung im Analogteil und stufenweiser Pegelveränderung im Digitalteil |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
BE792988A (fr) * | 1971-12-22 | 1973-04-16 | Western Electric Co | Dispositif numerique |
JPS55150619A (en) * | 1979-05-12 | 1980-11-22 | Fujitsu Ltd | Nonlinear coder |
JPS5679509A (en) * | 1979-12-04 | 1981-06-30 | Ricoh Co Ltd | Automatic gain control circuit |
JPS5767324A (en) * | 1980-10-14 | 1982-04-23 | Gen Date | Constitution system for floating-point analogue-digital converter |
-
1986
- 1986-01-31 JP JP61019504A patent/JPH073949B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPS62178017A (ja) | 1987-08-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |